JPH04141775A - 論理検証方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理検証方式に関する。

〔従来の技術〕

従来、この種の論理検証方式としては、論理バグ検出の
ために回路全体の機能を広くかつ浅く網羅するテストパ
タンによって、機能記述モデルと論理接続モデルに対し
て比較シミュレーションを行い、その結果の不一致リス
トと回路に対する状態値リストより、人手でその不一致
点のファンイン側回路の全状態値を調べ論理バグの解析
を行っていた。

〔発明が解決しようとする課題〕

上述した従来の論理検証方式では、論理バグ検出のため
の網羅的なテストパタンを使って論理バグ解析を行って
いたことと、不一致点発見からのエラーの絞り込みを全
て人手で行っていたために多大の時間を要した。

〔課題を解決するための手段〕

本発明の論理検証方式は、論理回路の機能仕様を正しく
反映した機能記述回路モデルと論理接続記述された回路
モデルとに対して、同一テストパターンでシミュレーシ
ョンを行い、不一致点がでた場合、その不一致点を抽出
する不一致点抽出手段と、 前記不一致点のみに着目し、論理バグを解析するための
テストパタンを発生するテストパタン発生手段と、 発生されたテストパタンを使って、機能記述回路モデル
と論理接続回路モデルに対し論理シミュレーションを行
い、論理接続記述モデルに対しての状態値リスト、不一
致点の情報とエラーのなかった入力信号情報を出力する
比較シミュレーション手段と、 エラーのなかった入力信号からトレースし、エラー発生
の可能性のない部分回路を削除し、エラー回路を限定す
る回路削除手段とを備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すフローチャートである
。

本発明は、不一致点抽出手段１と、テストパタン発生手
段２と、比較シミュレーシ鑓ン手段３と、回路削除手段
４とから構成される。

不一致点抽出手段１は、機能記述された回路モデルと論
理接続記述された回路モデルに対して、比較シミュレー
ションを行った結果より、不一致点の情報を抽出し不一
致点情報８に出力する。

テストパタン発生手段２は、機能記述モデル５と不一致
点情報８を入力し、その不一致が起こった原因を容易に
解析できる、テストパタン９を発生する。

比較シミュレーション手段３は、機能記述モデル５と論
理接続記述モデル６とテストパタン９を入力し、論理接
続記述モデルの状態値リストと不−ｉ点の情報１０とエ
ラーのなかった入力信号の名前を記述したエラーなし入
力信号情報７を出力する。

回路削除手段４は、論理接続記述モデル６とエラーなし
入力信号情報７を入力して、エラー発生の可能性のある
回路の部分を示すエラー回路情報リスト１１を出力する
。

第２図は、本発明の一実施例の動作の詳細を示す説明図
である。

信号Ｚにおいて不一致が出たとする。回路の機能記述１
２（この実現には回路の論理接続記述１４に示す回路を
用いる）のうち２を出力とする記述１３のみに着目し、
以下のような特徴をもつテストパタンを発生する。

ＣＩ）各入力信号から信号Ｚへの全てのパスを活性化す
るパタンを作成する。

そのことについては例えば１９８３年のインターナショ
ナル　テスト　コンファレンス（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ　Ｔｅ５ｔ　Ｃｏｎｆｅｒｅｎｃｅ　１９８３）
の発表論文の中の「カワイ他、ア　ハイ　レベル　テス
ト　バタン　ジェネレーション（Ｍ、ＫＡＷＡＩ　ｅｔ
ａｌ、　Ａ　ＨＩ　ｇ　ｈＬｅｖｅｌ　Ｔｅ５ｔ　Ｐａ
ｔｔｅｒｎ　Ｇｅｎｅｒａｔｌｏｎ）Ｊに発表されてい
る。

活性化バタンの特徴は、例えば信号ＡがらＺまでを活性
化バタンについては信号Ｚに関する機能記述１３に従っ
てＡからＺまで活性化するパタン１７に示す通り２パタ
ンからなり、またそれぞれの機能記述におけるシミュレ
ーション結果２２が２、．２２で示される。

Ｚ、＝Ｆ１　（０，１，０）＝Ｏ Ｚ２＝Ｆ１　（１，１，０）＝１ これから明らかになる通り、信号Ａの値の変化が信号Ｚ
に変化を起こす。

（２）一つのパスの活性化バタンは連続して作成する。

（３）一つのパスの活性化バタンを作成する間は、他の
入力信号は固定する。

テストパタン１６は、できあがったテストパタンの一例
である。ＡからＺまでを活性化するバタン１７、Ｂから
Ｚまでを活性化するバタン１８、ＣからＺまでを活性化
するバタン１９を順に作成しである。

できあがったテス）・バタン１６で、回路の機能記述モ
デルと回路の論理接続記述モデルに対して比較シミュレ
ーシｅンを行い、論理接続記述モデルの状態値と不一致
点のリスト２０を出力する。

内部状態２１は、回路の論理接続記述１４における内部
信号１′の状態値をあられす。機能記述におけるシミュ
レーション結果２２は、回路の機能記述１２におけるシ
ミュレーション結果であり、論理接続記述におけるシミ
ュレーション結果２３は、回路の論理接続記述１４にお
けるシミュレーション結果である。不一致情報２４は、
比較シミュレーションの結果が不一致であることをあら
れし、これによって、ＡからＺに至るパス１５を活性化
したときに問題があることが分かる。

また、第２図に示すように比較シミュレーション手段に
よって、エラーなし入力信号情報２５が得られ、入力信
号Ｂ、Ｃではエラーが起きていないことが分かる。従っ
て、入力信号Ｂ、ＣがらＺへのパス上にはエラーがない
ので、そのパスを論理接続記述モデル１４から削除する
ことによって、エラー回路情報リスト２６が得られる。

これは、エラーのある可能性のある回路の部分を示した
もので、最終的に入力信号Ａから回路構成素子Ｐに至る
バス上にエラーのあることが分かる。

〔発明の効果〕

以上説明したように本発明は、不一致点からそノ入力と
なる信号−つ一つに対して、パスを活性化するバタンを
連続して作成することによって、一つのパスにしぼって
論理バグの原因を調べることができるという効果があり
、また、その特定されたパスに対してもエラー原因のあ
る回路を、回路削除手段によって絞りこんでいるので、
解析すべき回路の部分がさらに限定される。従って、従
来の手法のように、不一致点のファンイン側回路の状態
をつぶさに調べる必要がなくなり、論理バグの解析時間
を大幅に減らすことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すフローチャート
、第２図は本実施例の動作の詳細を示す説明図である。 １・・・不一致点抽出手段、２・・・テストパタン発生
手段、３・・・比較シミュレーシ８ン手段、４・・・回
路削除手段、５・・・機能記述回路モデル、６・・・論
理接続記述回路モデル、７・・・エラーなし入力信号情
報、８・・・不一致点情報、９・・・テストパタン、１
０・・・状態値と不一致点のリスト、１１・・・エラー
回路情報リスト。

Claims (1)

1. 【特許請求の範囲】 論理回路の機能仕様を正しく反映した機能記述回路モデ
   ルと論理接続記述された回路モデルとに対して、同一テ
   ストパターンでシミュレーションを行い、不一致点がで
   た場合、その不一致点を抽出する不一致点抽出手段と、 前記不一致点のみに着目し、論理バグを解析するための
   テストパタンを発生するテストパタン発生手段と、 発生されたテストパタンを使って、機能記述回路モデル
   と論理接続回路モデルに対し論理シミュレーションを行
   い、論理接続記述モデルに対しての状態値リスト、不一
   致点の情報とエラーのなかった入力信号情報を出力する
   比較シミュレーション手段と、 エラーのなかった入力信号からトレースし、エラー発生
   の可能性のない部分回路を削除し、エラー回路を限定す
   る回路削除手段とを備えて成ることを特徴とする論理検
   証方式。