JPH02294844A - 論理検証装置 - Google Patents
論理検証装置Info
- Publication number
- JPH02294844A JPH02294844A JP1117799A JP11779989A JPH02294844A JP H02294844 A JPH02294844 A JP H02294844A JP 1117799 A JP1117799 A JP 1117799A JP 11779989 A JP11779989 A JP 11779989A JP H02294844 A JPH02294844 A JP H02294844A
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- JP
- Japan
- Prior art keywords
- test pattern
- simulation
- output data
- test
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路の論理検証装置に関する。
従来の論理検証装置は、多数のテストパタンについて逐
次的にシミュレーションを行い検証していた。従ってテ
ストパタンの数が増加する程、検証の所要時間は算術的
に加算され限りなく増大してゆく傾向となっていた。く
例えば、日本電子工業振興協会編「論理設計ＣＡＤに関
する調査Ｊく昭和６０年３月〉Ｐ３１〜４４） 〔発明が解決しようとする課題〕 上述した従来の論理検証装置は、多数のテストパタンを
逐次的にシミュレーションを行い検証していた為、大規
模な論理回路モデルに対して、多大な検証時間を費やし
ていた。
次的にシミュレーションを行い検証していた。従ってテ
ストパタンの数が増加する程、検証の所要時間は算術的
に加算され限りなく増大してゆく傾向となっていた。く
例えば、日本電子工業振興協会編「論理設計ＣＡＤに関
する調査Ｊく昭和６０年３月〉Ｐ３１〜４４） 〔発明が解決しようとする課題〕 上述した従来の論理検証装置は、多数のテストパタンを
逐次的にシミュレーションを行い検証していた為、大規
模な論理回路モデルに対して、多大な検証時間を費やし
ていた。
本発明の論理検証装置は、テストパタンファイルから読
み出した複数個のテストパタンを入力し前記テストパタ
ンを複数個のシミュレーション手段に分配するテストパ
タン分配手段と、前記テストパタン分配手段から１個の
テストパタンを入力し、前記テストパタンに定められた
シミュレーションを行い、その結果として得られた出力
データを出力データ編集手段に転送する複数個のシミュ
レーション手段と、 複数個の前記シミュレーション手段から得られた出力デ
ータと正解値パタンファイルから読み込んだ正解値パタ
ンとを比較して表示する出力データ編集手段とを備えて
構成される。
み出した複数個のテストパタンを入力し前記テストパタ
ンを複数個のシミュレーション手段に分配するテストパ
タン分配手段と、前記テストパタン分配手段から１個の
テストパタンを入力し、前記テストパタンに定められた
シミュレーションを行い、その結果として得られた出力
データを出力データ編集手段に転送する複数個のシミュ
レーション手段と、 複数個の前記シミュレーション手段から得られた出力デ
ータと正解値パタンファイルから読み込んだ正解値パタ
ンとを比較して表示する出力データ編集手段とを備えて
構成される。
第１図は、本発明の一実施例のブロック図である。
テストパタン分配手段１は、テストパタンファイルＡよ
りシミュレーションを実行するためのテストパタンａを
読み込む。そして、テストパタン分配手段１は、テスト
パタンａをデータ転送手段２に転送し、さらに、待ち状
態になっているシミュレーション手段３に割り込み処理
を起動させるシグナルＣを送る。シミュレーション手段
３は、テストパタン分配手段１よりシグナルＣを受けた
時、データ転送手段２よりテストパタンａを受け取る割
り込み処理を起動し、テストパタンａに対するシミュレ
ーションを実行する。
りシミュレーションを実行するためのテストパタンａを
読み込む。そして、テストパタン分配手段１は、テスト
パタンａをデータ転送手段２に転送し、さらに、待ち状
態になっているシミュレーション手段３に割り込み処理
を起動させるシグナルＣを送る。シミュレーション手段
３は、テストパタン分配手段１よりシグナルＣを受けた
時、データ転送手段２よりテストパタンａを受け取る割
り込み処理を起動し、テストパタンａに対するシミュレ
ーションを実行する。
テストパタン分配手段１は、シミュレーション手段３に
割り込み処理を起動させる割り込み処理シグナルＣを送
った後、テストパタンファイルＡより次のテストパタン
ａを読み込む。そして、テストパタン分配手段１は、テ
ストパタンａをデータ転送手段２に転送し、さらに、待
ち状態になっているシミュレーション手段４に割り込み
処理を起動させるシグナルＣを送る。シミュレーション
手段４は、テストパタン分配手段１よりシグナルＣを受
けた時、データ転送手段２よりテストパタンａを受け取
る割り込み処理を起動し、テストパタンａに対するシミ
ュレーションを実行する。
割り込み処理を起動させる割り込み処理シグナルＣを送
った後、テストパタンファイルＡより次のテストパタン
ａを読み込む。そして、テストパタン分配手段１は、テ
ストパタンａをデータ転送手段２に転送し、さらに、待
ち状態になっているシミュレーション手段４に割り込み
処理を起動させるシグナルＣを送る。シミュレーション
手段４は、テストパタン分配手段１よりシグナルＣを受
けた時、データ転送手段２よりテストパタンａを受け取
る割り込み処理を起動し、テストパタンａに対するシミ
ュレーションを実行する。
このように、テストパタン分配手段１は、テストパタン
ａを次々とテストパタンファイルＡより読み込み、さら
に、テストパタンａを次々とデータ転送手段２に転送し
、さらに、複数存在するシミュレーション手段３〜５の
うち、待ち状態になっているシミュレーション手段３〜
５に割り込み処理を起動させるシグナルＣを送る。そし
て、テストパタン分配手段１よりシグナルＣを受けたシ
ミュレーション手段３〜５は、各々別プロセッサにて同
時にシミュレーションを実行する。
ａを次々とテストパタンファイルＡより読み込み、さら
に、テストパタンａを次々とデータ転送手段２に転送し
、さらに、複数存在するシミュレーション手段３〜５の
うち、待ち状態になっているシミュレーション手段３〜
５に割り込み処理を起動させるシグナルＣを送る。そし
て、テストパタン分配手段１よりシグナルＣを受けたシ
ミュレーション手段３〜５は、各々別プロセッサにて同
時にシミュレーションを実行する。
複数のシミュレーション手段３〜５は、各々シミュレー
ションが終了した後、シミュレーション結果である出力
データｂをデータ転送手段６に転送し、さらに、出力デ
ータ編集手段７に割り込み処理を起動させるシグナルｄ
を送り、さらに、テストパタン分配千段１に待ち状態に
なったことを示すシグナルＣを送る。出力データ編集手
段７は、シミュレーション手段３〜５よりシグナルｄを
受けた時、データ転送手段６より出力データｂを受け取
る割り込み処理を起動し、さらに、出力データｂに対応
する正解値パタンｅを正解値パタンファイルＢより読み
込み、出力データｂと正解値パタンｅとを比較し表示す
る。
ションが終了した後、シミュレーション結果である出力
データｂをデータ転送手段６に転送し、さらに、出力デ
ータ編集手段７に割り込み処理を起動させるシグナルｄ
を送り、さらに、テストパタン分配千段１に待ち状態に
なったことを示すシグナルＣを送る。出力データ編集手
段７は、シミュレーション手段３〜５よりシグナルｄを
受けた時、データ転送手段６より出力データｂを受け取
る割り込み処理を起動し、さらに、出力データｂに対応
する正解値パタンｅを正解値パタンファイルＢより読み
込み、出力データｂと正解値パタンｅとを比較し表示す
る。
第２図は、テストパタン分配手段１と、複数のシミュレ
ーション手段３〜５と、出力データ編集手段７と時間的
な動作の流れを示す説明図である。Ｋは、テストパタン
の入力および分配を表し、３１，Ｓ２，Ｓ３は、それぞ
れテストパタン＃１、テストパタン＃２、テストパタン
＃３に対するシミュレーションを表し、Ｏはテストパタ
ンに対する出力データの正解値バタンとの比鮫および表
示を表す。
ーション手段３〜５と、出力データ編集手段７と時間的
な動作の流れを示す説明図である。Ｋは、テストパタン
の入力および分配を表し、３１，Ｓ２，Ｓ３は、それぞ
れテストパタン＃１、テストパタン＃２、テストパタン
＃３に対するシミュレーションを表し、Ｏはテストパタ
ンに対する出力データの正解値バタンとの比鮫および表
示を表す。
ある時刻ｔ１において、テストパタン分配手段は、テス
トパタン＃１、テストパタン＃２、テストパタン＃３を
次々と入力し、さらに、テストパタン＃１、テストパタ
ン＃２、テストパタン＃３を、それぞれシミュレーショ
ン手段＃１と、シミュレーション手段＃２と、シミュレ
ーション手段＃３とに分配する処理Ｋを行う。そして、
ある時刻ｔ２において、シミュレーション手段＃１はテ
ストパタン＃１に対するシミュレーションＳ１を実行し
、同時にシミュレーション手段＃２はテストパタン＃２
に対するシミュレーションＳ２を実行し、さらに同時に
シミュレーション手段＃３はテストパタン＃３に対する
シミュレーションＳ３を実行する。そして、ある時刻ｔ
３において、出力データ編集手段は、テストパタン＃１
、テストパタン＃２、テストパタン＃３に対するシミュ
レーションＳ３を実行する。そして、ある時刻ｔ３にお
いて、出力データ編集手段は、テストパタン＃１、テス
トパタン＃２、テストパタン＃３に対する各々の出力デ
ータと正解値バタンとの比較および表示しを行う。この
ように、複数のシミュレーション手段は、それぞれ別プ
ロセッサにて異なるテストパタンに対するシミュレーシ
ョンを同時に実行する。
トパタン＃１、テストパタン＃２、テストパタン＃３を
次々と入力し、さらに、テストパタン＃１、テストパタ
ン＃２、テストパタン＃３を、それぞれシミュレーショ
ン手段＃１と、シミュレーション手段＃２と、シミュレ
ーション手段＃３とに分配する処理Ｋを行う。そして、
ある時刻ｔ２において、シミュレーション手段＃１はテ
ストパタン＃１に対するシミュレーションＳ１を実行し
、同時にシミュレーション手段＃２はテストパタン＃２
に対するシミュレーションＳ２を実行し、さらに同時に
シミュレーション手段＃３はテストパタン＃３に対する
シミュレーションＳ３を実行する。そして、ある時刻ｔ
３において、出力データ編集手段は、テストパタン＃１
、テストパタン＃２、テストパタン＃３に対するシミュ
レーションＳ３を実行する。そして、ある時刻ｔ３にお
いて、出力データ編集手段は、テストパタン＃１、テス
トパタン＃２、テストパタン＃３に対する各々の出力デ
ータと正解値バタンとの比較および表示しを行う。この
ように、複数のシミュレーション手段は、それぞれ別プ
ロセッサにて異なるテストパタンに対するシミュレーシ
ョンを同時に実行する。
以上説明したように本発明は、テストパタン分配手段と
、複数のシミュレーション手段と、出力データ編集手段
とを含むことにより、大規模な論理回路モデルに対して
、高速に論理検証ができるという効果がある。
、複数のシミュレーション手段と、出力データ編集手段
とを含むことにより、大規模な論理回路モデルに対して
、高速に論理検証ができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本実施例の時間的な動作の流れを示す説明図。
２図は本実施例の時間的な動作の流れを示す説明図。
１・・・テストパタン分配手段、２・・・データ転送手
段、３〜５・・・シミュレーション手段、７・・・出力
データ編集手段。
段、３〜５・・・シミュレーション手段、７・・・出力
データ編集手段。
Claims (1)
- 【特許請求の範囲】 テストパタンファイルから読み出した複数個のテストパ
タンを入力し前記テストパタンを複数個のシミュレーシ
ョン手段に分配するテストパタン分配手段と、 前記テストパタン分配手段から１個のテストパタンを入
力し、前記テストパタンに定められたシミュレーション
を行い、その結果として得られた出力データを出力デー
タ編集手段に転送する複数個のシミュレーション手段と
、 複数個の前記シミュレーション手段から得られた出力デ
ータと正解値パタンファイルから読み込んだ正解値パタ
ンとを比較して表示する出力データ編集手段とを備えて
成ることを特徴とする論理検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117799A JPH02294844A (ja) | 1989-05-10 | 1989-05-10 | 論理検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117799A JPH02294844A (ja) | 1989-05-10 | 1989-05-10 | 論理検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294844A true JPH02294844A (ja) | 1990-12-05 |
Family
ID=14720572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117799A Pending JPH02294844A (ja) | 1989-05-10 | 1989-05-10 | 論理検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294844A (ja) |
-
1989
- 1989-05-10 JP JP1117799A patent/JPH02294844A/ja active Pending
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