JPH09319604A - 試験システム - Google Patents

試験システム

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JPH09319604A
JPH09319604A JP8136942A JP13694296A JPH09319604A JP H09319604 A JPH09319604 A JP H09319604A JP 8136942 A JP8136942 A JP 8136942A JP 13694296 A JP13694296 A JP 13694296A JP H09319604 A JPH09319604 A JP H09319604A
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Shinsuke Teranishi
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Abstract

(57)【要約】 【課題】 本発明は、情報処理装置の試験システムに関
し、試験データ生成装置により生成され被試験装置に入
力されるテストモジュールの量を削減し、テストモジュ
ールの入出力に要する時間の低減を目的とする。 【解決手段】 入力された初期値から、特定の規則に基
づき複数の命令列とデータとが生成され、前記複数の命
令列とデータとを入力として被試験回路の回路動作がシ
ミュレートされて期待値が生成され、前記初期値と前記
期待値とがテストモジュールとして出力される試験デー
タ生成装置と、被試験回路を内蔵し、前記初期値と前記
期待値とがテストモジュールとして入力され、前記入力
された初期値を基に前記特定の規則に基づき複数の命令
列とデータとが生成され、前記命令列とデータとが前記
被試験回路に入力されて出力された結果と前記期待値と
が比較され、比較結果が表示・出力される被試験装置
と、から構成される試験システム。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、情報処理装置の試
験システムに関する。情報処理装置は、メモリ、レジス
タ、入出力装置等への情報転送や命令単体の動作試験と
いった基本的な動作が確認されると、装置を構成する回
路の全ての動作が確認出来るよう生成された試験用ソフ
トウェア(以下、「テストモジュール」と言う。)によ
り試験される。
【0002】また、運用中の情報処理装置が不良となっ
た場合にも、不良原因の解析情報を収集するために、テ
ストモジュールにより試験される。ところが、情報処理
装置は内蔵されるソフトウェアにより異なる回路動作を
行う装置であって、特に、近年の高速化された情報処理
装置にあっては、高速化のために複数の演算器を内蔵
し、或いは複数のキャッシュ回路を内蔵する等高速化回
路が多数内蔵されているため、人手により異なる命令
列,データ,データ格納位置等の組合せを網羅したテス
トモジュールを生成することが困難となった。
【0003】この問題を解決するため、試験データ生成
装置により自動的にテストモジュールを生成することが
必要となった。
【0004】
【従来の技術】従来の技術について、図5〜図7を参照
しながら、(a)従来例の試験システムの構成、(b)
従来例の試験システムの処理の流れ、の順に説明する。
【0005】尚、以下の説明において同一部分または相
当部分については同一符号を付す。 (a)従来例の試験システムの構成 従来例の試験システムの構成について、図5を参照しな
がら説明する。
【0006】図5において、10’は試験データ生成装
置であり、20’は被試験装置であり、29は被試験回
路であり、30は第1の記憶回路であり、31は第1の
初期値保持部であり、32は第1のテストデータ生成部
であり、33は第1のテストデータ保持部であり、34
は第1の期待値保持部であり、37は期待値生成部であ
り、40は第2の記憶回路であり、43は第2のテスト
データ保持部であり、44は第2の期待値保持部であ
り、48は結果保持部であり、50は入力回路であり、
60はプロセッサ回路であり、75’はモジュール出力
回路であり、76はモジュール入力回路であり、80は
ファイル回路であり、90は表示回路である。
【0007】試験データ生成装置10’は、第1の記憶
回路30と入力回路50とプロセッサ回路60とモジュ
ール出力回路75’とから構成され、ファイル回路80
に接続された装置であって、入力回路50から入力され
た初期値を基に、特定の規則に従って複数の命令列とデ
ータとからなる複数のテストデータを生成し、前記複数
のテストデータが被試験回路29に入力された場合の被
試験回路29の動作をシミュレートして被試験回路29
から出力される複数のデータを複数の期待値として生成
し、前記複数のテストデータと前記複数の期待値とをテ
ストモジュールとしてファイル回路80に出力する装置
である。
【0008】被試験装置20’は、被試験回路29と第
2の記憶回路40とモジュール入力回路76と表示回路
90とから構成され、ファイル回路80に接続された装
置であって、モジュール入力回路76から入力されたテ
ストモジュールの中の、複数のテストデータを第2のテ
ストデータ保持部43に出力し、複数の期待値を第2の
期待値保持部44に出力し、第2のテストデータ保持部
43から読み出された前記複数のテストデータを被試験
回路29に入力して被試験回路29から出力された処理
結果を結果保持部48に出力し、結果保持部48から読
み出された前記処理結果と、第2の期待値保持部44か
ら読み出された前記複数の期待値とを被試験回路29に
より比較し、比較結果を表示回路90により表示・出力
する装置である。
【0009】被試験回路29は、第2の記憶回路40と
モジュール入力回路76と表示回路90とに接続され、
第2の記憶回路40に保持されるプログラムにより動作
し、試験される回路である。
【0010】第1の記憶回路30は、入力回路50とプ
ロセッサ回路60とモジュール出力回路75’とに接続
され、プロセッサ60を動作させるプログラムとデータ
とが格納される記憶回路である。
【0011】第2の記憶回路40は、被試験回路29と
モジュール入力回路76と表示回路90とに接続され、
被試験回路29を動作させるプログラムとデータとが格
納される記憶回路である。
【0012】入力回路50は、第1の記憶回路30とプ
ロセッサ回路60とモジュール出力回路75’とに接続
され、初期値が入力される回路である。プロセッサ回路
60は、第1の記憶回路30と入力回路50とモジュー
ル出力回路75’とに接続され、第1の記憶回路30に
保持されるプログラムにより動作し、テストモジュール
を出力する回路である。
【0013】モジュール出力回路75’は、第1の記憶
回路30と入力回路50とプロセッサ回路60とファイ
ル回路80とに接続され、複数のテストデータと複数の
期待値とをテストモジュールとしてファイル回路80に
出力する回路である。
【0014】モジュール入力回路76は、被試験回路2
9と第2の記憶回路40とファイル回路80と表示回路
90とに接続され、ファイル回路80から読み出された
テストモジュールを第2の記憶回路40に転送する回路
である。
【0015】ファイル回路80は、試験データ生成装置
10’と被試験装置20’とに接続され、試験データ生
成装置10’により生成されたテストモジュールが格納
され、前記テストモジュールが被試験装置20’に転送
される回路である。
【0016】表示回路90は、被試験回路29と第2の
記憶回路40とモジュール入力回路76とに接続され、
被試験回路29を試験した結果が表示・出力される回路
である。
【0017】第1の初期値保持部31は、第1の記憶回
路30に設けられた、入力回路50により入力された初
期値が保持される領域である。第1のテストデータ生成
部32は、第1の記憶回路30に保持されてプロセッサ
回路60を動作させ、前記初期値から特定の規則に基づ
いて命令列とデータとからなる複数のテストデータを生
成し、前記複数のテストデータを第1のテストデータ保
持部33に格納するプログラムである。
【0018】第1のテストデータ保持部33は、第1の
記憶回路30に設けられた、複数のテストデータが保持
される領域である。第1の期待値保持部34は、第1の
記憶回路30に設けられた、複数の期待値が保持される
領域である。
【0019】第1の期待値生成部37は、第1の記憶回
路30に保持されてプロセッサ回路60を動作させ、前
記複数のテストデータを被試験回路29に入力した場合
の被試験回路29の動作をシミュレートして結果として
出力される複数の期待値を生成し、第1の期待値保持部
34に格納するプログラムである。
【0020】第2のテストデータ保持部43は、第2の
記憶回路40に設けられた、複数のテストデータが保持
される領域である。第2の期待値保持部44は、第2の
記憶回路40に設けられた、複数の期待値が保持される
領域である。
【0021】結果保持部48は、第2の記憶回路40に
設けられた、前記複数のテストデータが被試験回路29
に入力された場合に前記被試験回路29から出力される
処理結果が保持される領域である。 (b)従来例の試験システムの処理の流れ 従来例の試験システムの処理の流れについて、図6〜図
7を参照しながら説明する。
【0022】入力された初期値は、入力回路50により
第1の初期値保持部31に格納される。(ステップS
1) プロセッサ回路60を動作させる第1のテストデータ生
成部32により、第1の初期値保持部31から初期値が
読み出され、特定の規則に基づいて命令列とデータとか
らなる複数のテストデータが生成され、第1のテストデ
ータ保持部33に格納される。(ステップS2) プロセッサ60を動作させる期待値生成部37により、
第1のテストデータ保持部33から複数のテストデータ
が読み出され、前記複数のテストデータが被試験回路2
9に入力された場合の被試験回路29の動作がシミュレ
ートされ、結果が複数の期待値として出力され、第1の
期待値保持部34に格納される。(ステップS3) 第1のテストデータ保持部33から読み出された複数の
テストデータと、第1の期待値保持部34から読み出さ
れた複数の期待値とが、テストモジュールとしてモジュ
ール出力回路75’によりファイル回路80に出力され
る。(ステップS4) ファイル回路80からテストモジュールが読み出され、
モジュール入力回路76を介して複数のテストデータが
第2のテストデータ保持回路43に転送され、複数の期
待値が第2の期待値保持回路44に転送される。(ステ
ップS5) 第2のテストデータ保持部43から読み出された複数の
テストデータが被試験回路29に入力され、被試験回路
29から出力された処理結果が結果保持部48に格納さ
れる。(ステップS6) 結果保持部48から読み出された前記処理結果と、第2
の期待値保持部44から読み出された複数の期待値とが
被試験回路29により比較され、比較結果が一致した場
合には被試験回路29が正常に動作している旨表示回路
90に表示・出力され、比較結果が異なる場合には被試
験回路29が正常には動作していない旨表示回路90に
表示・出力され、処理を終了する。(ステップS7)
【0023】
【発明が解決しようとする課題】上述した様に、試験デ
ータ生成装置から複数の命令列とデータと期待値とがテ
ストモジュールとしてファイル回路に出力され、被試験
装置は複数の命令列とデータと期待値とからなるテスト
モジュールをファイル回路から入力する必要があった。
【0024】ところが、情報処理装置の内部回路が複雑
になればなるほどテストモジュールのパターンが増加す
るため、大量のテストモジュールを格納する大容量のフ
ァイル回路が必要になり、また、ファイル回路への入出
力に要する時間が増大するという問題があった。
【0025】本発明は、テストモジュールの量を低減
し、小容量のファイル回路で、テストモジュールの入出
力に要する時間を短時間に低減した試験システムを提供
することを目的とする。
【0026】
【課題を解決するための手段】本発明は、テストデータ
が一定量の初期値から特定の規則に基づいて自動的に生
成される点に着目し、試験データ生成装置が有するテス
トデータ生成手段と同一のテストデータ生成手段をあら
かじめ被試験装置に設け、テストモジュールとしてテス
トデータをテストデータ生成装置から被試験装置に転送
する代わりに初期値をテストデータ生成装置から被試験
装置に転送して被試験装置の内部でテストデータを生成
せしめることにより、テストモジュールの量を低減し、
テストモジュールの入出力時間を低減した試験システム
を構成するものである。
【0027】本発明の原理について、図1を参照しなが
ら説明する。尚、従来例の説明において説明されたと同
一部分または相当部分については同一符号を付し、本説
明において新たに説明される部分については新しい符号
を付して説明する。
【0028】図1において、10は試験データ生成装置
であり、11は第1の初期値保持手段であり、12は第
1のテストデータ生成手段であり、13は第1のテスト
データ保持手段であり、14は第1の期待値保持手段で
あり、15はモジュール出力手段であり、16は入力手
段であり、17は期待値生成手段であり、20は被試験
装置であり、21は第2の初期値保持手段であり、22
は第2のテストデータ生成手段であり、23は第2のテ
ストデータ保持手段であり、24は第2の期待値保持手
段であり、25はモジュール入力手段であり、26は表
示手段であり、28は結果保持手段であり、29は被試
験回路であり、80はファイル回路である。
【0029】試験データ生成装置10は、第1の初期値
保持手段11と第1のテストデータ生成手段12と第1
のテストデータ保持手段13と第1の期待値保持手段1
4とモジュール出力手段15と入力手段16と期待値生
成手段17とから構成され、ファイル回路80と接続さ
れて、入力された初期値を基に複数のテストデータを生
成し、前記複数のテストデータが被試験回路29に入力
された場合の被試験回路29の動作をシミュレートして
複数の期待値を生成して出力し、、前記初期値と前記複
数の期待値とをテストモジュールとしてファイル回路8
0に出力する装置である。
【0030】被試験装置20は、第2の初期値保持手段
21と第2のテストデータ生成手段22と第2のテスト
データ保持手段23と第2の期待値保持手段24とモジ
ュール入力手段25と表示手段26と結果保持手段28
と被試験回路29とから構成され、ファイル回路80と
接続されて、モジュール入力手段25を介してファイル
回路80から初期値を第2の初期値保持手段21に転送
し、複数の期待値を第2の期待値保持手段24に転送
し、前記初期値から複数のテストデータを生成して第2
のテストデータ保持手段に格納し、第2のテストデータ
保持手段から読み出された前記複数のテストデータを被
試験回路29に入力して被試験回路29から出力される
処理結果を結果保持手段28に格納し、結果保持手段2
8から読み出された前記処理結果と第2の期待値保持手
段24から読み出された前記複数の期待値とを比較して
比較結果を表示手段26に表示・出力する装置である。
【0031】第1の初期値保持手段11は、入力手段1
6を介して入力された初期値が保持される手段である。
第1のテストデータ生成手段12は、第1の初期値保持
手段11に保持される初期値を読み出して複数のテスト
データを生成し、第1のテストデータ保持手段13に格
納する手段である。
【0032】第1のテストデータ保持手段13は、第1
のテストデータ生成手段12により生成されたテストデ
ータが保持される手段である。第1の期待値保持手段1
4は、期待値生成手段17により生成された複数の期待
値を保持する手段である。モジュール出力手段15は、
第1の初期値保持手段11に保持される初期値と、第1
の期待値保持手段14に保持される複数の期待値とをテ
ストモジュールとしてファイル回路80に出力する手段
である。
【0033】入力手段16は、初期値が入力され、第1
の初期値保持手段11に格納される手段である。期待値
生成手段17は、第1のテストデータ保持手段13から
読み出された複数のテストデータが被試験回路29に入
力された場合の被試験回路29の動作をシミュレート
し、複数の期待値を生成して出力し、第1の期待値保持
手段14に設定する手段である。
【0034】第2の初期値保持手段21は、モジュール
入力手段25を介してファイル回路80から転送された
初期値が保持される手段である。第2のテストデータ生
成手段22は、第2の初期値保持手段に保持される初期
値から複数のテストデータを生成し、第2のテストデー
タ保持手段23に格納する手段である。
【0035】第2のテストデータ保持手段23は、第2
のテストデータ生成手段22により生成された複数のテ
ストデータが保持される手段である。第2の期待値保持
手段24は、モジュール入力手段25を介して転送され
た複数の期待値が保持される手段である。
【0036】モジュール入力手段25は、ファイル回路
80から初期値を第2の初期値保持手段21に転送し、
複数の期待値を第2の期待値保持手段24に転送する手
段である。
【0037】表示手段26は、被試験回路29から出力
された比較結果が表示・出力される手段である。結果保
持手段28は、被試験回路29から出力された処理結果
が保持される手段である。
【0038】被試験回路29は、第2のテストデータ保
持手段から読み出された複数のテストデータが入力され
て処理結果が結果保持手段28に出力され、結果保持手
段28から読み出された前記処理結果と第2の期待値保
持手段24から読み出された複数の期待値とが比較され
て比較結果が表示手段26に表示・出力される手段であ
る。
【0039】次に処理の流れについて説明する。入力手
段16から入力された初期値は、第1の初期値保持手段
11に保持される。
【0040】第1の初期値保持手段11に保持された初
期値は、第1のテストデータ生成手段12により読み出
され、特定の規則に従って命令列とデータとからなる複
数のテストデータが生成されて第1のテストデータ保持
手段13に出力される。
【0041】期待値生成手段17により複数のテストデ
ータが第1のテストデータ保持手段13から読み出さ
れ、前記テストデータが被試験回路29に入力された場
合の被試験回路29の動作がシミュレートされて複数の
期待値が生成され、第1の期待値保持手段14に出力さ
れる。
【0042】第1の初期値保持手段11に保持される初
期値と、第1の期待値保持手段14に保持される複数の
期待値とがモジュール出力手段15により読み出され、
ファイル回路80に出力される。
【0043】ファイル回路80に保持される初期値と複
数の期待値とがモジュール入力手段25により読み出さ
れ、前記初期値が第2の初期値保持手段21に転送さ
れ、前記複数の期待値が第2の期待値保持手段24に転
送される。
【0044】第2の初期値保持手段21に保持された初
期値は、第2のテストデータ生成手段22により読み出
され、特定の規則に従って命令列とデータとからなる複
数のテストデータが生成されて第2のテストデータ保持
手段23に出力される。
【0045】第2のテストデータ保持手段23に保持さ
れる複数のテストデータは、被試験回路29により読み
出され、被試験回路29から出力された処理結果が結果
保持手段28に格納される。
【0046】結果保持手段28に保持される結果と、第
2の期待値保持手段24に保持される複数の期待値とが
被試験回路29により読み出され、比較結果が表示手段
26に表示・出力される。
【0047】
【発明の実施の形態】発明の実施の形態について、図2
〜図4を参照しながら、(a)本発明の実施の形態試験
システムの構成、(b)本発明の実施の形態処理の流
れ、の順に説明する。
【0048】尚、従来例の説明及び本発明の原理につい
ての説明において説明されたと同一部分または相当部分
については同一符号を付し、本説明において新たに説明
される部分については新しい符号を付して説明する。 (a)本発明の実施の形態試験システムの構成 本発明の試験システムの構成例について、図2を参照し
ながら説明する。
【0049】図2において、10は試験データ生成装置
であり、20は被試験装置であり、29は被試験回路で
あり、30は第1の記憶回路であり、31は第1の初期
値保持部であり、32は第1のテストデータ生成部であ
り、33は第1のテストデータ保持部であり、34は第
1の期待値保持部であり、37は期待値生成部であり、
40は第2の記憶回路であり、41は第2の初期値保持
部であり、42は第2のテストデータ生成部であり、4
3は第2のテストデータ保持部であり、44は第2の期
待値保持部であり、48は結果保持部であり、50は入
力回路であり、60はプロセッサ回路であり、75はモ
ジュール出力回路であり、76はモジュール入力回路で
あり、80はファイル回路であり、90は表示回路であ
る。
【0050】試験データ生成装置10は、第1の記憶回
路30と入力回路50とプロセッサ回路60とモジュー
ル出力回路75とから構成され、ファイル回路80に接
続された装置であって、入力回路50から入力された初
期値を基に、特定の規則に従って命令列とデータとから
なる複数のテストデータが生成され、前記複数のテスト
データが被試験回路29に入力された場合の被試験回路
29の動作がシミュレートされて複数の期待値が生成さ
れ、前記初期値と前記複数の期待値とがテストモジュー
ルとしてファイル回路80に出力される装置である。
【0051】被試験装置20は、被試験回路29と第2
の記憶回路40とモジュール入力回路76と表示回路9
0とから構成され、ファイル回路80に接続された装置
であって、モジュール入力回路76から入力されたテス
トモジュールの中の、初期値が第2の初期値保持部41
に出力され、複数の期待値が第2の期待値保持部44に
出力され、初期値保持部41から読み出された前記初期
値を基に、第2のテストデータ生成部42により複数の
テストデータが生成されて第2のテストデータ保持部4
3に格納され、第2のテストデータ保持部43から読み
出された前記複数のテストデータが被試験回路29に入
力され、処理結果が結果保持部48に出力され、結果保
持部48から読み出された前記処理結果と、第2の期待
値保持部44から読み出された前記複数の期待値とが被
試験回路29により比較され、比較結果が表示回路90
により表示・出力される装置である。
【0052】モジュール出力回路75は、第1の記憶回
路30と入力回路50とプロセッサ回路60とファイル
回路80とに接続され、初期値と複数の期待値とをテス
トモジュールとしてファイル回路80に出力する回路で
ある。
【0053】モジュール入力回路76は、被試験回路2
9と第2の記憶回路40とファイル回路80と表示回路
90とに接続され、ファイル回路80から読み出された
テストモジュールを第2の記憶回路40に転送する回路
である。
【0054】ファイル回路80は、試験データ生成装置
10と被試験装置20とに接続され、試験データ生成装
置10により生成されたテストモジュールが格納され、
前記テストモジュールが被試験装置20に転送される回
路である。
【0055】第2の初期値保持部41は、第2の記憶回
路40に設けられた、モジュール入力回路76により入
力された初期値が保持される領域である。第2のテスト
データ生成部42は、第2の記憶回路40に保持されて
被試験回路29を動作させて前記初期値から特定の規則
に基づいて命令列とデータとからなる複数のテストデー
タを生成し、前記複数のテストデータを第2のテストデ
ータ保持部43に格納するプログラムである。 (b)本発明の実施の形態処理の流れ 本発明の試験システムの処理の流れについて、図3〜図
4を参照しながら説明する。
【0056】入力された初期値は、入力回路50により
第1の初期値保持部31に格納される。(ステップS
1) プロセッサ回路60を動作させるテストデータ生成部3
2により、第1の初期値保持部31から初期値が読み出
され、特定の規則に基づいて命令列とデータとからなる
複数のテストデータが生成され、第1のテストデータ保
持部33に格納される。(ステップS2) プロセッサ60を動作させる期待値生成部37により、
第1のテストデータ保持部33から複数のテストデータ
が読み出され、前記複数のテストデータが被試験回路2
9に入力された場合の被試験回路29の動作がシミュレ
ートされ、期待値が生成されて第1の期待値保持部34
に格納される。(ステップS3) 第1の初期値保持部31から読み出された初期値と、第
1の期待値保持部34から読み出された複数の期待値と
がテストモジュールとしてモジュール出力回路75によ
りファイル回路80に出力される。(ステップS4) ファイル回路80からテストモジュールが読み出され、
モジュール入力回路76を介して初期値が第2の初期値
保持部41に転送され、複数の期待値が第2の期待値保
持回路44に転送される。(ステップS5) 第2のテストデータ生成部42により被試験回路29が
動作して第2の初期値保持部41から初期値が読み出さ
れ、特定の規則に基づき生成された命令列とデータとか
らなる複数のテストデータが生成され、第2のテストデ
ータ保持部43に出力される。(ステップS6) 第2のテストデータ保持部43から読み出された複数の
テストデータが被試験回路29に入力され、被試験回路
29から出力された処理結果が結果保持部48に格納さ
れる。(ステップS7) 結果保持部48から読み出された前記処理結果と、第2
の期待値保持部44から読み出された複数の期待値とが
被試験回路29により比較され、比較結果が一致した場
合には被試験回路29が正常に動作している旨表示回路
90に表示・出力され、比較結果が異なる場合には被試
験回路29が正常には動作していない旨表示回路90に
表示・出力され、処理を終了する。(ステップS8) 本説明においては、試験データ生成装置10と被試験装
置20の間でテストモジュールを一旦ファイル回路80
に格納しているが、テストモジュールの量が少なく、試
験データ生成装置10と被試験装置20が接近している
場合には、ファイル回路80を介さずにテストモジュー
ルを転送することも可能である。
【0057】
【発明の効果】以上説明した様に、本発明によれば試験
データ生成装置から出力され被試験装置に入力されるテ
ストモジュールが初期値と複数の期待値とに低減出来る
ため、試験データ生成装置と被試験装置の間で受け渡し
されるデータを保持するファイル回路が小容量で済み、
テストモジュールの入出力に要する時間を低減すること
が出来るという工業的効果がある。
【図面の簡単な説明】
【図1】 本発明の原理図
【図2】 本発明の実施の形態構成図
【図3】 本発明の実施の形態フローチャート図(その
1)
【図4】 本発明の実施の形態フローチャート図(その
2)
【図5】 従来例の構成図
【図6】 従来例のフローチャート図(その1)
【図7】 従来例のフローチャート図(その2)
【符号の説明】
10,10’ 試験データ生成装置 11 第1の初期値保持手段 12 第1のテストデータ生成手段 13 第1のテストデータ保持手段 14 第1の期待値保持手段 15 モジュール出力手段 16 入力手段 17 期待値生成手段 20,20’ 被試験装置 21 第2の初期値保持手段 22 第2のテストデータ生成手段 23 第2のテストデータ保持手段 24 第2の期待値保持手段 25 モジュール入力手段 26 表示手段 28 結果保持手段 29 被試験回路 30 第1の記憶回路 31 第1の初期値保持部 32 第1のテストデータ生成部 33 第1のテストデータ保持部 34 第1の期待値保持部 37 期待値生成部 40 第2の記憶回路 41 第2の初期値保持部 42 第2のテストデータ生成部 43 第2のテストデータ保持部 44 第2の期待値保持部 48 結果保持部 50 入力回路 60 プロセッサ回路 75,75’モジュール出力回路 76 モジュール入力回路 80 ファイル回路 90 表示回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 入力された初期値から、特定の規則に基
    づき複数の命令列とデータとが生成され、前記複数の命
    令列とデータとを入力として被試験回路の回路動作がシ
    ミュレートされて期待値が生成され、前記初期値と前記
    期待値とがテストモジュールとして出力される試験デー
    タ生成装置と、 被試験回路を内蔵し、前記初期値と前記期待値とがテス
    トモジュールとして入力され、前記入力された初期値を
    基に前記特定の規則に基づき複数の命令列とデータとが
    生成され、前記命令列とデータとが前記被試験回路に入
    力されて出力された結果と前記期待値とが比較され、比
    較結果が表示・出力される被試験装置と、から構成され
    る試験システム。
  2. 【請求項2】 初期値が入力される入力手段と、前記初
    期値が保持される第1の初期値保持手段と、前記第1の
    初期値保持手段から前記初期値を読み出して特定の規則
    に基づき複数の命令列とデータとを生成する第1のテス
    トデータ生成手段と、前記複数の命令列とデータとを保
    持する第1のテストデータ保持手段と、前記第1のテス
    トデータ保持手段から前記複数の命令列とデータとを読
    み出して被試験回路の回路動作をシミュレートして複数
    の期待値を生成する期待値生成手段と、前記複数の期待
    値を保持する第1の期待値保持手段と、前記初期値と前
    記複数の期待値とをモジュールとして出力するモジュー
    ル出力手段とから構成される、 試験データ生成装置を有する事を特徴とする請求項1に
    記載の試験システム。
  3. 【請求項3】 初期値と複数の期待値とがモジュールと
    して入力されるモジュール入力手段と、初期値が保持さ
    れる第2の初期値保持手段と、複数の期待値が保持され
    る第2の期待値保持手段と、前記第2の初期値保持手段
    から前記初期値を読み出して特定の規則に基づき複数の
    命令列とデータとを生成する第2のテストデータ生成手
    段と、前記複数の命令列とデータとを保持する第2のテ
    ストデータ保持手段と、前記第2のテストデータ保持手
    段から前記複数の命令列とデータとを読出して処理結果
    を結果保持手段に出力し、前記結果保持手段から前記処
    理結果を読出し、また前記第2の期待値保持手段から前
    記複数の期待値を読出して前記処理結果と比較し、比較
    結果を出力する被試験回路と、前記比較結果を表示・出
    力する表示手段とから構成される、 被試験装置を有する事を特徴とする請求項1に記載の試
    験システム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008500515A (ja) * 2004-05-10 2008-01-10 ニベア クオリティー マネージメント ソリューションズ エルティーディー. 製品の機能保証と修理案内用の試験スート
CN113064051A (zh) * 2021-03-23 2021-07-02 深圳比特微电子科技有限公司 芯片测试方法、计算芯片和数据处理设备

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008500515A (ja) * 2004-05-10 2008-01-10 ニベア クオリティー マネージメント ソリューションズ エルティーディー. 製品の機能保証と修理案内用の試験スート
CN113064051A (zh) * 2021-03-23 2021-07-02 深圳比特微电子科技有限公司 芯片测试方法、计算芯片和数据处理设备
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