JPH03245239A - プロセッサ対向シミュレーション方式 - Google Patents
プロセッサ対向シミュレーション方式Info
- Publication number
- JPH03245239A JPH03245239A JP2042964A JP4296490A JPH03245239A JP H03245239 A JPH03245239 A JP H03245239A JP 2042964 A JP2042964 A JP 2042964A JP 4296490 A JP4296490 A JP 4296490A JP H03245239 A JPH03245239 A JP H03245239A
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- JP
- Japan
- Prior art keywords
- processor
- hardware
- processors
- simulation
- model
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- Pending
Links
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- 238000000034 method Methods 0.000 claims description 12
- 238000012545 processing Methods 0.000 abstract description 4
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は上位プロセッサと下位プロセッサとの制御情報
の仲介を行うプロセッサ間インターフェース用ハードウ
ェアのシミュレーション方式に関し、特に該ハードウェ
アと前記両プロセツザとを結合したモデルをシミュレー
タ上に作成し、該ハードウェアと両プロセッサの対向動
作をシミュレーションする事により該ハードウェアの機
能検証を行う方式に関する。
の仲介を行うプロセッサ間インターフェース用ハードウ
ェアのシミュレーション方式に関し、特に該ハードウェ
アと前記両プロセツザとを結合したモデルをシミュレー
タ上に作成し、該ハードウェアと両プロセッサの対向動
作をシミュレーションする事により該ハードウェアの機
能検証を行う方式に関する。
従来、この種のシミュレーションは、該ハードウェアの
シミュレーションの為の情報、即ちそれぞれのプロセッ
サからの制御情報を“０°′、“１゛′のパターンで作
成し、それをシミュレーション時に該ハードウェアの入
力端子より供給する事によりシミュレーションを実行し
ていた。
シミュレーションの為の情報、即ちそれぞれのプロセッ
サからの制御情報を“０°′、“１゛′のパターンで作
成し、それをシミュレーション時に該ハードウェアの入
力端子より供給する事によりシミュレーションを実行し
ていた。
上述した従来の方法は、該ハードウェアに供給する入力
情報即ち両プロセッサからの複雑な数多くの制御信号を
、相互の時間関係を考慮しながら′０″と′１゛′でか
つ正解なタイミング条件で作成しなければならず、その
作成は容易でなく、追加・修正・削除も困難であり、ま
たシミュレーションの結果の解析も同様な理由で困難で
あるという欠点があり、結果的にシミュレーションがタ
イムリーに行なえないという欠点がある。
情報即ち両プロセッサからの複雑な数多くの制御信号を
、相互の時間関係を考慮しながら′０″と′１゛′でか
つ正解なタイミング条件で作成しなければならず、その
作成は容易でなく、追加・修正・削除も困難であり、ま
たシミュレーションの結果の解析も同様な理由で困難で
あるという欠点があり、結果的にシミュレーションがタ
イムリーに行なえないという欠点がある。
本発明のシミュレーション方式は、該ハードウェアと上
位・下位のプロセッサを結合したモデルをシミュレータ
上に作成し、両プロセッサと該ハードウェアの対向動作
をシミュレーションすることにより該ハードウェアの機
能検証を行うシミュレーション方式である。
位・下位のプロセッサを結合したモデルをシミュレータ
上に作成し、両プロセッサと該ハードウェアの対向動作
をシミュレーションすることにより該ハードウェアの機
能検証を行うシミュレーション方式である。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図であり、シ
ミュレータ上に作成するハードウェアモデルの例である
。１は上位プロセッサ、２はシミュレーション対象のプ
ロセッサ間インターフェース用ハードウェア、３は下位
プロセッサ、は上位プロセッサと下位プロセッサとの同
期確立用付加回路である。付加回路はシミュレーション
用に作成する簡単な回路で、いずれのプロセッサからも
読取る事ができ、上位プロセッサからのライト命令によ
りセットされ、下位プロセッサからのリード命令で状態
が読まれた後リセットされるフラグビットを有する。
ミュレータ上に作成するハードウェアモデルの例である
。１は上位プロセッサ、２はシミュレーション対象のプ
ロセッサ間インターフェース用ハードウェア、３は下位
プロセッサ、は上位プロセッサと下位プロセッサとの同
期確立用付加回路である。付加回路はシミュレーション
用に作成する簡単な回路で、いずれのプロセッサからも
読取る事ができ、上位プロセッサからのライト命令によ
りセットされ、下位プロセッサからのリード命令で状態
が読まれた後リセットされるフラグビットを有する。
第２図（Ａ）、（Ｂ）はそれぞれプロセッサに格納され
るプログラムの処理フローの例を示す図であって、「制
御動作α」は第１図のハードウェア２の機能検証の為に
それぞれのプロセッサが同ハードウェアを介し制御信号
を送受する為の処理で、例えば上位プロセッサがハード
ウェア２を介した下位プロセッサに対する割込起動処理
であり、下位プロセッサがハードウェア２を介した上位
プロセッサに対する割込起動完了報告処理である。
るプログラムの処理フローの例を示す図であって、「制
御動作α」は第１図のハードウェア２の機能検証の為に
それぞれのプロセッサが同ハードウェアを介し制御信号
を送受する為の処理で、例えば上位プロセッサがハード
ウェア２を介した下位プロセッサに対する割込起動処理
であり、下位プロセッサがハードウェア２を介した上位
プロセッサに対する割込起動完了報告処理である。
また「同期処理」は各々のプロセッサが動作ステップを
合せる為の処理で第１図の付加回路４内のフラグのセッ
ト／リセットにより同期の確立を行う処理である。
合せる為の処理で第１図の付加回路４内のフラグのセッ
ト／リセットにより同期の確立を行う処理である。
第３図はシミュレーションの際、第１図のモデルに供給
されるタイミング信号の例を示す図で、リセット信号は
第１図の全回路共通に供給され、クロックＡは上位プロ
セッサに、クロックＢは下位プロセッサにそれぞれ供給
される。シミュレーションで第１図のモデルに第３図の
タイミング信号を供給すると、シミュレータ上で第２図
のプログラムが動作し、各々のプロセッサは互いにステ
ップを合せながら機能検証に必要な制御動作を実行する
。シミュレーション結果の解析は、各々のプロセッサの
アドレス及び制御信号と、第１図のハードウェア２の入
出力信号をトレースする事により行う事ができる。
されるタイミング信号の例を示す図で、リセット信号は
第１図の全回路共通に供給され、クロックＡは上位プロ
セッサに、クロックＢは下位プロセッサにそれぞれ供給
される。シミュレーションで第１図のモデルに第３図の
タイミング信号を供給すると、シミュレータ上で第２図
のプログラムが動作し、各々のプロセッサは互いにステ
ップを合せながら機能検証に必要な制御動作を実行する
。シミュレーション結果の解析は、各々のプロセッサの
アドレス及び制御信号と、第１図のハードウェア２の入
出力信号をトレースする事により行う事ができる。
以上説明した様に本発明のシミュレーション方式では、
お互いのプロセッサの動作ステップを合せながら実行す
る様なプログラムを作成する事により、容易にシミュレ
ーションを行う事が可能となり、複雑で丁確さを要する
タイミング信号の作成は全く不要となる。また、シミュ
レーション項目の追加・修正・削除もプログラムの追加
・修正・削除のみで容易に行う事ができる。さらにシミ
ュレーション結果の解析も容易になるという効果がある
。
お互いのプロセッサの動作ステップを合せながら実行す
る様なプログラムを作成する事により、容易にシミュレ
ーションを行う事が可能となり、複雑で丁確さを要する
タイミング信号の作成は全く不要となる。また、シミュ
レーション項目の追加・修正・削除もプログラムの追加
・修正・削除のみで容易に行う事ができる。さらにシミ
ュレーション結果の解析も容易になるという効果がある
。
第１図はの一実施例を示すブロック図、第２図（Ａ）、
（Ｂ）は第１図の各々のプロセッサに格納されるプログ
ラムの例を示すフローチャート、第３図は第１図のモデ
ルに供給されるタイミング信号を示す図である。 第１図において、１は上位プロセッサ、２はシミュレー
ション対象ハードウェア、３は下位プロセッサ、４はシ
ミュレーション用付加回路である。
（Ｂ）は第１図の各々のプロセッサに格納されるプログ
ラムの例を示すフローチャート、第３図は第１図のモデ
ルに供給されるタイミング信号を示す図である。 第１図において、１は上位プロセッサ、２はシミュレー
ション対象ハードウェア、３は下位プロセッサ、４はシ
ミュレーション用付加回路である。
Claims (1)
- 上位プロセッサと下位プロセッサとの制御情報の仲介
を行うプロセッサ間インターフェース用ハードウェアの
シミュレーション方式において、該ハードウェアと前記
両プロセッサを結合したモデルをシミュレータ上に作成
し、該ハードウェアと両プロセッサの対向動作をシミュ
レーションする事によりハードウェアの機能検証を行う
ことを特徴とするプロセッサ対向シミュレーション方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042964A JPH03245239A (ja) | 1990-02-22 | 1990-02-22 | プロセッサ対向シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042964A JPH03245239A (ja) | 1990-02-22 | 1990-02-22 | プロセッサ対向シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03245239A true JPH03245239A (ja) | 1991-10-31 |
Family
ID=12650721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042964A Pending JPH03245239A (ja) | 1990-02-22 | 1990-02-22 | プロセッサ対向シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03245239A (ja) |
-
1990
- 1990-02-22 JP JP2042964A patent/JPH03245239A/ja active Pending
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