JPH02295224A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH02295224A JPH02295224A JP1114966A JP11496689A JPH02295224A JP H02295224 A JPH02295224 A JP H02295224A JP 1114966 A JP1114966 A JP 1114966A JP 11496689 A JP11496689 A JP 11496689A JP H02295224 A JPH02295224 A JP H02295224A
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- Japan
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- voltage
- phase
- frequency division
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1972—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for reducing the locking time interval
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は位相同期ループに係り、特に安定状態で位相
ジッタが少なくかつ高速な同期引き込み時間を必要とさ
れる位相同期回路に関するものである。
ジッタが少なくかつ高速な同期引き込み時間を必要とさ
れる位相同期回路に関するものである。
（発明の概要）
この発明は位相同期ループに関するもので、当該ループ
が、同期引き込み過程にあるときに、その分周カウンタ
の分周比をループが安定状態にあるときの値とは異なる
値に切り換える手段を具備している。
が、同期引き込み過程にあるときに、その分周カウンタ
の分周比をループが安定状態にあるときの値とは異なる
値に切り換える手段を具備している。
かくして位相同期ループの同期引き込み時間を大幅に短
縮するようにしている。
縮するようにしている。
（従来の技術）
通常の位相同期ループ（ＰＬＬ）は同期引き込み時間と
、引き込み後の安定状態のジッタ特性とに両立性の限界
があり、これを解決する１つの手段として、同期引き込
み過程と安定状態とでループフィルタの時定数を切り換
える２モードＰＬＬなどがあった （発明が解決しようとする課題） しかし、通常のＰＬＬや従来の２モードＰＬＬなどでは
、前述の両立性を飛躍的に向上させた、引き込み後のジ
ッタ特性のよい引き込み時間の高速な位相同期回路を提
供することは困難であり、その１つの原因にはＰＬＬ用
の電圧制御発振器（ＶＣＯ）の発振周波数の範囲に制限
があるためである。
、引き込み後の安定状態のジッタ特性とに両立性の限界
があり、これを解決する１つの手段として、同期引き込
み過程と安定状態とでループフィルタの時定数を切り換
える２モードＰＬＬなどがあった （発明が解決しようとする課題） しかし、通常のＰＬＬや従来の２モードＰＬＬなどでは
、前述の両立性を飛躍的に向上させた、引き込み後のジ
ッタ特性のよい引き込み時間の高速な位相同期回路を提
供することは困難であり、その１つの原因にはＰＬＬ用
の電圧制御発振器（ＶＣＯ）の発振周波数の範囲に制限
があるためである。
位相同期ループの同期引き込み過程では、入力信号の初
期位相と回路の初期状態によっては、最悪の場合１サイ
クルずれてから始めて同期引き込みにはいる場合があり
、この時１サイクルずれるのに要する時間は、入力信号
の周波数をｒ０， ＶＣＯの発振周波数範囲をｆ，（１
±Δ）、分周カウンタの分周比をＮとしてｆ，＝ＮｆＯ
とすると１／Δｆ０となる。例えばｆｏ＝６０Ｈｚ，
Δ＝３Ｘ１０−’の場合には１サイクルずれる時間は約
５５５秒となり実用に耐えない値となる。
期位相と回路の初期状態によっては、最悪の場合１サイ
クルずれてから始めて同期引き込みにはいる場合があり
、この時１サイクルずれるのに要する時間は、入力信号
の周波数をｒ０， ＶＣＯの発振周波数範囲をｆ，（１
±Δ）、分周カウンタの分周比をＮとしてｆ，＝ＮｆＯ
とすると１／Δｆ０となる。例えばｆｏ＝６０Ｈｚ，
Δ＝３Ｘ１０−’の場合には１サイクルずれる時間は約
５５５秒となり実用に耐えない値となる。
例えば具体的な適用例としては、カラーテレビジョンの
ＮＴＳＣ伝送方式と両立性を有するＡＤ （Ａｄｖａｎ
ｃｅｄＤｅｆｉｎｉｔｉｏｎ）ＴＶ信号の受信機で、Ｐ
ＣＭ音声を再生するために５９．９４ｔｌｚの垂直同期
信号からＰＣＭ音声用のクロック信号を再生する必要が
あるが、このクロック再生のためには高速なＰＬＬが要
求される。
ＮＴＳＣ伝送方式と両立性を有するＡＤ （Ａｄｖａｎ
ｃｅｄＤｅｆｉｎｉｔｉｏｎ）ＴＶ信号の受信機で、Ｐ
ＣＭ音声を再生するために５９．９４ｔｌｚの垂直同期
信号からＰＣＭ音声用のクロック信号を再生する必要が
あるが、このクロック再生のためには高速なＰＬＬが要
求される。
そこで本発明の目的は、上述の要求に答えるべく同期引
き込み時間の高速な、しかも引き込み後のジッタ特性も
良好な比較的簡単な構成の位相同期回路を提供せんとす
るものである。
き込み時間の高速な、しかも引き込み後のジッタ特性も
良好な比較的簡単な構成の位相同期回路を提供せんとす
るものである。
（課題を解決するための手段）
この目的を達成するため本発明位相同期回路は、位相比
較器と電圧制御発振器および分周カウンタを有する位相
同期ループにおいて、当該ループが、同期引き込み過程
にあるときに、前記分周カウンタの分周比を前記ループ
が安定状態にあるときの値とは異なる値に切り換える手
段を具備することを特徴とするものである。
較器と電圧制御発振器および分周カウンタを有する位相
同期ループにおいて、当該ループが、同期引き込み過程
にあるときに、前記分周カウンタの分周比を前記ループ
が安定状態にあるときの値とは異なる値に切り換える手
段を具備することを特徴とするものである。
（実施例）
以下添付図面を参照し実施例により本発明を詳細に説明
する。
する。
第１図に本発明位相同期回路の実施例構成プロック線図
を示す。
を示す。
入力信号は周波数５９．９４Ｈｚのパルス信号であると
し、位相比較器１は入力信号と信号ｂの立ち下がりを比
較し、入力信号に対する信号ｂの位相差に比例した電圧
を出力する。このとき信号ｂが入力信号に比べ遅れ位相
であれば負の電圧を、進みであれば正の電圧を出力する
ものとする。
し、位相比較器１は入力信号と信号ｂの立ち下がりを比
較し、入力信号に対する信号ｂの位相差に比例した電圧
を出力する。このとき信号ｂが入力信号に比べ遅れ位相
であれば負の電圧を、進みであれば正の電圧を出力する
ものとする。
一Ｋの利得を持つ反転増幅器２は抵抗Ｒｌｌ Ｒｚ，コ
ンデンサＣ１と合わせて完全積分型のループフィルタを
形成し、位相比較器１の出力信号を積分した信号（信号
ａ）を出力する。反転増幅器２の電源電圧は電圧＋ＶＣ
ｅおよび電圧−Ｖｃｃであり、従って信号ａの電圧は電
圧＋Ｖｃｃ〜電圧−Ｖｅｅの範囲で変動する。
ンデンサＣ１と合わせて完全積分型のループフィルタを
形成し、位相比較器１の出力信号を積分した信号（信号
ａ）を出力する。反転増幅器２の電源電圧は電圧＋ＶＣ
ｅおよび電圧−Ｖｃｃであり、従って信号ａの電圧は電
圧＋Ｖｃｃ〜電圧−Ｖｅｅの範囲で変動する。
電圧制御水晶発振器（ＶＣＸＯ） ３は水晶×１を使用
し、信号ａの電圧に従ってｆ１（１±Δ）の範囲の周波
数を発振する。この実施例ではｆ＋＝４．８ＭＨｚとし
ている。ＶＣＸＯ３の出力がこの位相同期ループの出力
信号となる。ＶＣＸＯ３の入力電圧対発振周波数の特性
例を第３図に示す。ＶＣＸＯの出力周波数は入力電？（
信号ａの電圧）が電圧＋Ｖｉｍ〜電圧−■．■の範囲内
にあるときのみ入力電圧に比例して変化し、範囲外では
飽和してｒ，Ｎ±Δ）となる。従って前述の反転増幅器
２の電源電圧は電圧＋Ｖｉｍ〜電圧−Ｖｉｍの範囲外に
設定しても無意味であり、この実施例では＋νｔ ｍ
＝ ＋ Ｖ ｃ ｃ ＋ Ｖ ｔ ｎ＋ ＝Ｖ ｃ
ｃとする。
し、信号ａの電圧に従ってｆ１（１±Δ）の範囲の周波
数を発振する。この実施例ではｆ＋＝４．８ＭＨｚとし
ている。ＶＣＸＯ３の出力がこの位相同期ループの出力
信号となる。ＶＣＸＯ３の入力電圧対発振周波数の特性
例を第３図に示す。ＶＣＸＯの出力周波数は入力電？（
信号ａの電圧）が電圧＋Ｖｉｍ〜電圧−■．■の範囲内
にあるときのみ入力電圧に比例して変化し、範囲外では
飽和してｒ，Ｎ±Δ）となる。従って前述の反転増幅器
２の電源電圧は電圧＋Ｖｉｍ〜電圧−Ｖｉｍの範囲外に
設定しても無意味であり、この実施例では＋νｔ ｍ
＝ ＋ Ｖ ｃ ｃ ＋ Ｖ ｔ ｎ＋ ＝Ｖ ｃ
ｃとする。
また周波数変動範囲Δは、安定な水晶発振器では通常３
Ｘ１０−５程度以下であり、ここでもΔ−３×１０−５
とする。
Ｘ１０−５程度以下であり、ここでもΔ−３×１０−５
とする。
ＶＣＸＯ３の出力信号は分周カウンタ４で分周されて位
相比較器の入力信号ｂとなる。このとき安定ることか要
求される。
相比較器の入力信号ｂとなる。このとき安定ることか要
求される。
一方、積分器の出力信号である信号ａは電圧比較器５，
６にも入力されて各々の電圧比較器で電圧＋Ｖい，電圧
−Ｖｔｈと比較される。比較器５の出力は信号ａの電圧
が電圧＋Ｖｔｈより大きければ“Ｈ“゜であり、小さけ
れば“′Ｌ゛である。比較器６の出力は信号ａの電圧が
電圧−Ｖｔｈより小さければ“Ｈ”であり大きければ゛
Ｌ゛である。電圧＋Ｖい，Ｖｔｈは各々電圧＋Ｖ ｃｅ
＋ Ｖｃｃより若干絶対値の小さい電圧である。
６にも入力されて各々の電圧比較器で電圧＋Ｖい，電圧
−Ｖｔｈと比較される。比較器５の出力は信号ａの電圧
が電圧＋Ｖｔｈより大きければ“Ｈ“゜であり、小さけ
れば“′Ｌ゛である。比較器６の出力は信号ａの電圧が
電圧−Ｖｔｈより小さければ“Ｈ”であり大きければ゛
Ｌ゛である。電圧＋Ｖい，Ｖｔｈは各々電圧＋Ｖ ｃｅ
＋ Ｖｃｃより若干絶対値の小さい電圧である。
分周比設定回路７は“＋ｎ ． ＋＋の２つの入力
信号を持ち、“＋゛′入力が“Ｈ ＩＩのときは分周カ
ウンタ４の分周比をＮ＋に、゛一“入力が“Ｈ ＋＋の
ときは分周比をＮ一に、両入力とも“Ｌ”ならば分周比
をＮに設定する機能を有するものとする。
信号を持ち、“＋゛′入力が“Ｈ ＩＩのときは分周カ
ウンタ４の分周比をＮ＋に、゛一“入力が“Ｈ ＋＋の
ときは分周比をＮ一に、両入力とも“Ｌ”ならば分周比
をＮに設定する機能を有するものとする。
ここでＮは前述の通り
Ｎ ＝ １００１ ｘ ８０
であり、またＮ ＋ ＝１００１ Ｘ７９Ｎ 一＝１０
０１Ｘ８１ であるとする。従って回路５，６．７により分周カウン
タ４の分周比は信号の電圧が電圧＋Ｖい以上のときはＮ
＋、電圧−Ｖｔｈ以下のときはＮ−、電圧＋Ｖｔｈ〜電
圧−Ｖｔｈの範囲内ではＮに設定される。
０１Ｘ８１ であるとする。従って回路５，６．７により分周カウン
タ４の分周比は信号の電圧が電圧＋Ｖい以上のときはＮ
＋、電圧−Ｖｔｈ以下のときはＮ−、電圧＋Ｖｔｈ〜電
圧−Ｖｔｈの範囲内ではＮに設定される。
次に第２図に第１図の回路の動作例を示す。第２図上段
の図は入力信号に対する信号ｂの位相差θ．の時間に対
する変化であり、下段の図は上段の図と同じ時間スケー
ルで表わした信号ａの電圧Ｖ．の変化である。図におい
て１＝０におけるθ．（初期位相差）は−２π、１＝０
におけるＶ． （積分電圧の初期値）は＋ＶｅＣである
とする。これは最悪の初期状態の１つを示している。
の図は入力信号に対する信号ｂの位相差θ．の時間に対
する変化であり、下段の図は上段の図と同じ時間スケー
ルで表わした信号ａの電圧Ｖ．の変化である。図におい
て１＝０におけるθ．（初期位相差）は−２π、１＝０
におけるＶ． （積分電圧の初期値）は＋ＶｅＣである
とする。これは最悪の初期状態の１つを示している。
従来のループの動作例を第２図の点線で示す。
この場合、１＝０〜ｔ ＝７３の期間は位相差が−２π
からＯまで変化する時間、即ち１サイクルスリップ時間
である。この間位相比較器１は負の電圧を出力し続ける
ので積分器の出力電圧は飽和したままであり、電圧ｖ１
は電圧＋Ｖｃｃに保たれる。Ｌ＝Ｔ．ではじめて位相比
較器Ｉの出力電圧が正に転じるのではじめて電圧ｖ１が
下降し始める。この後位相差θ１，電圧Ｖ，ともに減衰
振動しながら安定状態に収束する。ここで減衰振動する
時間はよく知られているようにループフィルタの定数Ｒ
ｌ＋ ＲＺ＋Ｃ，やＶＣＸＯ、位相比較器の特性、分周
比などで総合的に決定される。しかし、サイクルスリッ
プの時間Ｔ３は入力信号の周波数ｆ０とΔで決定されて
しまう。すなわち、Ｔ．＝１／Δｆ０であり、この実施
例のようにｆｏ＝５９．９４Ｆｌｚ， Δ＝ ３ Ｘ
ＩＯ−’であるとＴｓ＝約５５５秒となる。従ってこの
場合、同期引き込みに少なくとも５５５秒要することに
なり、これは実用に耐えない値である。
からＯまで変化する時間、即ち１サイクルスリップ時間
である。この間位相比較器１は負の電圧を出力し続ける
ので積分器の出力電圧は飽和したままであり、電圧ｖ１
は電圧＋Ｖｃｃに保たれる。Ｌ＝Ｔ．ではじめて位相比
較器Ｉの出力電圧が正に転じるのではじめて電圧ｖ１が
下降し始める。この後位相差θ１，電圧Ｖ，ともに減衰
振動しながら安定状態に収束する。ここで減衰振動する
時間はよく知られているようにループフィルタの定数Ｒ
ｌ＋ ＲＺ＋Ｃ，やＶＣＸＯ、位相比較器の特性、分周
比などで総合的に決定される。しかし、サイクルスリッ
プの時間Ｔ３は入力信号の周波数ｆ０とΔで決定されて
しまう。すなわち、Ｔ．＝１／Δｆ０であり、この実施
例のようにｆｏ＝５９．９４Ｆｌｚ， Δ＝ ３ Ｘ
ＩＯ−’であるとＴｓ＝約５５５秒となる。従ってこの
場合、同期引き込みに少なくとも５５５秒要することに
なり、これは実用に耐えない値である。
一方、第２図示実線で示される第１図示の回路の動作例
では１＝０から、電圧Ｖ．＝電圧＋Ｖいとなるｔ＝Ｔｚ
までは前述のように分周カウンタ４の分周比がＮ ＋
＝１００１Ｘ７９に設定されるために、等価的に第３図
示ΔがΔζ１７７９になったのと同じスピードでサイク
ルスリップを起すことになる。従って、この実施例での
サイクルスリップ時間Ｔ，はＴ． ＝７９／５９．９４
−１．３秒となる。これは前述の従来例のループの場合
のＴ２＝５５５秒に比べ格段に短い時間となっている。
では１＝０から、電圧Ｖ．＝電圧＋Ｖいとなるｔ＝Ｔｚ
までは前述のように分周カウンタ４の分周比がＮ ＋
＝１００１Ｘ７９に設定されるために、等価的に第３図
示ΔがΔζ１７７９になったのと同じスピードでサイク
ルスリップを起すことになる。従って、この実施例での
サイクルスリップ時間Ｔ，はＴ． ＝７９／５９．９４
−１．３秒となる。これは前述の従来例のループの場合
のＴ２＝５５５秒に比べ格段に短い時間となっている。
従来のループでは同期引き込み時間のうちＴ，の占める
割合がほとんどであったので、この時間を大幅に短縮で
きる本実施例の回路では同期引き込み時間も大幅に短縮
できることが明らかである。
割合がほとんどであったので、この時間を大幅に短縮で
きる本実施例の回路では同期引き込み時間も大幅に短縮
できることが明らかである。
以上実施例により本発明を詳細に説明してきたが、本発
明はこれに限定されるものではなく、その特許請求の範
囲に記載された範鴫内で変形、修正のなされ得ることは
当業者に自明であろう。
明はこれに限定されるものではなく、その特許請求の範
囲に記載された範鴫内で変形、修正のなされ得ることは
当業者に自明であろう。
（発明の効果）
以上詳細に説明してきたように、本発明位相同期回路に
よれば、ジッタ特性の良好な発振周波数範囲の狭い電圧
制御水晶発振器などを使用し、位相比較の周波数が低い
場合その同期引き込み時間が従来かなり大きかったのを
大幅に短縮することができた。
よれば、ジッタ特性の良好な発振周波数範囲の狭い電圧
制御水晶発振器などを使用し、位相比較の周波数が低い
場合その同期引き込み時間が従来かなり大きかったのを
大幅に短縮することができた。
第１図は、本発明に係る実施例の構成ブロック線図を示
し、 第２図は、第１図示回路と従来例回路の動作例を示し、 第３図は、電圧制御発振器の特性例を示す。 ｌ・・・位相比較器 ２・・・反転増幅器３・・
・電圧制御水晶発振器 ４・・・分周カウンタ ５，６・・・電圧比較器７
・・・分周比設定回路
し、 第２図は、第１図示回路と従来例回路の動作例を示し、 第３図は、電圧制御発振器の特性例を示す。 ｌ・・・位相比較器 ２・・・反転増幅器３・・
・電圧制御水晶発振器 ４・・・分周カウンタ ５，６・・・電圧比較器７
・・・分周比設定回路
Claims (1)
- 【特許請求の範囲】 １、位相比較器と電圧制御発振器および分周カウンタを
有する位相同期ループにおいて、当該ループが、同期引
き込み過程にあるときに、前記分周カウンタの分周比を
前記ループが安定状態にあるときの値とは異なる値に切
り換える手段を具備することを特徴とする位相同期回路
。 ２、積分器をさらに有する請求項１記載の位相同期ルー
プにおいて、前記積分器の出力電圧または前記電圧制御
発振器の入力電圧が所定範囲の値より高いときには、前
記分周カウンタの分周比を前記ループが安定状態にある
ときの中心値とは異なる第１の値に切り換える手段と、
前記所定範囲の値より低いときには、前記分周比を前記
中心値とも前記第１の値とも異なる第２の値に切り換え
る手段とを具備することを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114966A JP2798702B2 (ja) | 1989-05-10 | 1989-05-10 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114966A JP2798702B2 (ja) | 1989-05-10 | 1989-05-10 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02295224A true JPH02295224A (ja) | 1990-12-06 |
| JP2798702B2 JP2798702B2 (ja) | 1998-09-17 |
Family
ID=14651042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1114966A Expired - Fee Related JP2798702B2 (ja) | 1989-05-10 | 1989-05-10 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798702B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6980499B1 (en) | 1999-07-22 | 2005-12-27 | Ricoh Company, Ltd. | Data recording clock signal generator for generating a recording clock signal for recording data on a recordable medium |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62257218A (ja) * | 1986-04-30 | 1987-11-09 | Nec Corp | 位相同期回路 |
-
1989
- 1989-05-10 JP JP1114966A patent/JP2798702B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62257218A (ja) * | 1986-04-30 | 1987-11-09 | Nec Corp | 位相同期回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6980499B1 (en) | 1999-07-22 | 2005-12-27 | Ricoh Company, Ltd. | Data recording clock signal generator for generating a recording clock signal for recording data on a recordable medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798702B2 (ja) | 1998-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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