JPH022962A - 超大規模集積回路の試験容易化方法 - Google Patents
超大規模集積回路の試験容易化方法Info
- Publication number
- JPH022962A JPH022962A JP63147667A JP14766788A JPH022962A JP H022962 A JPH022962 A JP H022962A JP 63147667 A JP63147667 A JP 63147667A JP 14766788 A JP14766788 A JP 14766788A JP H022962 A JPH022962 A JP H022962A
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- Japan
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- clock signal
- signal
- flip
- flop
- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既 要〕
超大規模ｉＫ積回路（ＶＬＳＩ）の試験方法に関し、
ＶＬＳ ｌ中に非同期入力が多数存在する回路構成の場
合、多数のクロック入力が必要な回路構成の場合、１つ
のクロック入力信号の正相と逆相の両相を用いる回路構
成の場合等における、ＶＬＳＩの検証方法を容易にする
ことを目的とし、通常動作中か検証動作中かを示すテス
ト判定信号を、フリップフロップ毎に設けられた２−１
セレクタに入力し、外部の特定のテストクロック信号或
いは内部の代表のテストクロック信号と、通常のクロッ
ク信号とを選択して、フリップフロップに入力する構成
とする。
合、多数のクロック入力が必要な回路構成の場合、１つ
のクロック入力信号の正相と逆相の両相を用いる回路構
成の場合等における、ＶＬＳＩの検証方法を容易にする
ことを目的とし、通常動作中か検証動作中かを示すテス
ト判定信号を、フリップフロップ毎に設けられた２−１
セレクタに入力し、外部の特定のテストクロック信号或
いは内部の代表のテストクロック信号と、通常のクロッ
ク信号とを選択して、フリップフロップに入力する構成
とする。
本発明は、超大規模集積回路（ＶＬＳＩ）の試験方法容
易化に関する。
易化に関する。
超大規模集積回路（以下ＶＬＳ Ｉと呼ぶ）では製造さ
れたものが正常であるか否かを検証することが重要であ
る。この検証作業ではＶＬＳＩ中のすべての論理素子が
正常であるか否かを調べる必要があり、論理通りに出来
ているかどうかをいろいろのデータを入力してテストす
る必要がある為、検証データは非常に大量のものになっ
てきた。
れたものが正常であるか否かを検証することが重要であ
る。この検証作業ではＶＬＳＩ中のすべての論理素子が
正常であるか否かを調べる必要があり、論理通りに出来
ているかどうかをいろいろのデータを入力してテストす
る必要がある為、検証データは非常に大量のものになっ
てきた。
従来の検証方法としては、ＶＬＳ Ｉ中に含まれるフリ
ップフロップ（Ｆ Ｆ）に着目し、検証作業中はこれら
のフリップフロップをシフトレジスタ（ＳＲ）構成出来
る様にフリップフロップを改良し、検証データ量を少な
（するようにしている。
ップフロップ（Ｆ Ｆ）に着目し、検証作業中はこれら
のフリップフロップをシフトレジスタ（ＳＲ）構成出来
る様にフリップフロップを改良し、検証データ量を少な
（するようにしている。
この場合の検証方法は各入力端子に回路を検証するため
の入力を与え、その後ＶＬＳ Ｉを検証状態（つまり各
フリップフロップをシフトレジスタ構成とする）とし、
このシフトレジスタ構成されたフリップフロップのデー
タを、シフトレジスタ構成時のみ用いる特別なシフトク
ロツタを入力してＶＬＳ Ｉの外へ取り出し、同時にこ
のシフトレジスタ構成されたフリップフロップに検証用
のデータを入力する。次にＶＬＳ Ｉを通常動作での検
証状態とし通常の動作を行う。少し通常動作を行った後
にＶＬＳ Ｉを再び検証状態とし、特別なシフトクロッ
クを入力する６以上の動作を繰り返し行うことにより検
証を行う方法である。
の入力を与え、その後ＶＬＳ Ｉを検証状態（つまり各
フリップフロップをシフトレジスタ構成とする）とし、
このシフトレジスタ構成されたフリップフロップのデー
タを、シフトレジスタ構成時のみ用いる特別なシフトク
ロツタを入力してＶＬＳ Ｉの外へ取り出し、同時にこ
のシフトレジスタ構成されたフリップフロップに検証用
のデータを入力する。次にＶＬＳ Ｉを通常動作での検
証状態とし通常の動作を行う。少し通常動作を行った後
にＶＬＳ Ｉを再び検証状態とし、特別なシフトクロッ
クを入力する６以上の動作を繰り返し行うことにより検
証を行う方法である。
以上の検証方法は従来から使用されている方法であるが
、この場合にはすべてのフリップフロップの通常のクロ
ック入力は、外部より同時に“Ｌ”レベルになったり、
“■”レベルになったりしなければならない。外部のク
ロック端子からのクロック信号をＶ！、Ｓｌ中で分周し
て他のフリップフロップのクロックとして使用したり、
一つのクロック信号の正相と逆相の両方をクロックとし
て使用したりする場合などは、上記の方法では検証出来
ない。また、現実のＶＬＳ Ｉのテスターの制限などに
より外部から与えるクロック信号数の上限が定められて
しまうため、非同期入力信号をフリップフロップのクロ
ックとして用いて非同期信号の検出をする場合や、回路
規模が非常に大きいＶＬＳｔではＶＬＳ Ｉ中に統一し
たクロックが存在せず、各 機能ブロック毎にクロック
が存在する場合などがあり、一つのＶＬＳ Ｉに対して
非常に多数のクロック信号を必要とする場合がある。こ
れらの場合は従来の方法では検証出来ない。
、この場合にはすべてのフリップフロップの通常のクロ
ック入力は、外部より同時に“Ｌ”レベルになったり、
“■”レベルになったりしなければならない。外部のク
ロック端子からのクロック信号をＶ！、Ｓｌ中で分周し
て他のフリップフロップのクロックとして使用したり、
一つのクロック信号の正相と逆相の両方をクロックとし
て使用したりする場合などは、上記の方法では検証出来
ない。また、現実のＶＬＳ Ｉのテスターの制限などに
より外部から与えるクロック信号数の上限が定められて
しまうため、非同期入力信号をフリップフロップのクロ
ックとして用いて非同期信号の検出をする場合や、回路
規模が非常に大きいＶＬＳｔではＶＬＳ Ｉ中に統一し
たクロックが存在せず、各 機能ブロック毎にクロック
が存在する場合などがあり、一つのＶＬＳ Ｉに対して
非常に多数のクロック信号を必要とする場合がある。こ
れらの場合は従来の方法では検証出来ない。
これら各種の論理回路の組合わされたＶＬＳ １の構成
例を第３図に示す。ＴＲＧ■とＴＲＧ■は非同期入力ト
リガを示し、ＣＬＫ■〜■は各種クロック人力信号を示
している。フリップフロップｌと２は非同期人力トリガ
信号ＴＲＧ■とＴＲＧ■によるフリップフロップ回路を
示し、フリップフロップ３と４はＣＬＫ■のクロック入
力信号によるフリップフロップの分周回路を示し、フリ
ップフロップ５はＣＬＫ■のクロック入力信号の逆相人
力フリップフロップ回路を示し、フリップフロップ６は
ＣＬＫ■のクロック入力信号のフリップフロップ回路を
示し、フリップフロップ７はＣＬＫ■とＣＬＫ■のクロ
ック信号のオア回路によるフリップフロップ回路を示す
。フリップフロップ８と９はＣＬＫ■のクロック信号の
逆相入力信号による並列フリップフロップ回路を示す、
したがって各フリップフロップ回路をテストする場合に
は、種々のトリガ信号或いはクロック信号をその都度供
給しなければならぬ。
例を第３図に示す。ＴＲＧ■とＴＲＧ■は非同期入力ト
リガを示し、ＣＬＫ■〜■は各種クロック人力信号を示
している。フリップフロップｌと２は非同期人力トリガ
信号ＴＲＧ■とＴＲＧ■によるフリップフロップ回路を
示し、フリップフロップ３と４はＣＬＫ■のクロック入
力信号によるフリップフロップの分周回路を示し、フリ
ップフロップ５はＣＬＫ■のクロック入力信号の逆相人
力フリップフロップ回路を示し、フリップフロップ６は
ＣＬＫ■のクロック入力信号のフリップフロップ回路を
示し、フリップフロップ７はＣＬＫ■とＣＬＫ■のクロ
ック信号のオア回路によるフリップフロップ回路を示す
。フリップフロップ８と９はＣＬＫ■のクロック信号の
逆相入力信号による並列フリップフロップ回路を示す、
したがって各フリップフロップ回路をテストする場合に
は、種々のトリガ信号或いはクロック信号をその都度供
給しなければならぬ。
従来のＶＬＳ Ｉの検証方法では、上記第３図の各種論
理回路の組合わせをテストする場合、１つのＶＬＳ Ｉ
に対して多数のクロック信号及びトリガ信号を必要とす
る。これらの場合従来の方法では簡単には検証出来ない
ので、本発明ではテスト時に統一的なりロック信号をＶ
ＬＳ Ｉ中のすべてのフリップフロップに正相、逆相の
混用なしに与えることが出来るようにして検証すること
を目的とする。
理回路の組合わせをテストする場合、１つのＶＬＳ Ｉ
に対して多数のクロック信号及びトリガ信号を必要とす
る。これらの場合従来の方法では簡単には検証出来ない
ので、本発明ではテスト時に統一的なりロック信号をＶ
ＬＳ Ｉ中のすべてのフリップフロップに正相、逆相の
混用なしに与えることが出来るようにして検証すること
を目的とする。
第１図（ａ）と（ｂ）に本発明の原理構成図を示す。第
１図（ａ）はすべてのフリップフロップに統一したクロ
ック信号を与えるために外部端子を１つ追加する方法で
、第１図（ｂ）は内部の１つのクロック信号を残りの他
の回路にすべてクロックとして供給する方法で、いづれ
もＶＬＳＩに通常動作中か検証動作中かを示す信号を用
いてこの機能を達成している。
１図（ａ）はすべてのフリップフロップに統一したクロ
ック信号を与えるために外部端子を１つ追加する方法で
、第１図（ｂ）は内部の１つのクロック信号を残りの他
の回路にすべてクロックとして供給する方法で、いづれ
もＶＬＳＩに通常動作中か検証動作中かを示す信号を用
いてこの機能を達成している。
図において、１０はアンド回路とオア回路よりなる２−
１セレクタ、２０．３０はフリップフロップ回路、４０
はインバータを示す。
１セレクタ、２０．３０はフリップフロップ回路、４０
はインバータを示す。
図（ａ）の方法では、テスト判定信号を１１とし、外部
の特定のテストクロック信号を１２とし、通常クロック
信号を１３とし、図（ｂ）の方法では、テスト判定（３
号を１１とし、内部の代表クロック信号を１４とし、他
の通常クロック信号を１３とする。
の特定のテストクロック信号を１２とし、通常クロック
信号を１３とし、図（ｂ）の方法では、テスト判定（３
号を１１とし、内部の代表クロック信号を１４とし、他
の通常クロック信号を１３とする。
第１図（ａ）において、テスト判定信号１１が“１１″
レベルの時は通常動作中の状態で、フリップフロップ２
０のクロック信号は２−１セレクタ１０の上側のアンド
回路１５が選択され、本来の通常クロック信号１３がオ
ア回路１７を経てフリップフロップ２０のクロック信号
として伝達される０次にテスト判定信号１１が“Ｌ”レ
ベルの時は検証動作中の状態で、フリップフロップ２０
のクロック信号はインバータ４０により２−１セレクタ
１０の下側のアンド回路１６が選択され、特定のテスト
クロック信号１２がオア回路１７を経てフリップフロッ
プ２０のクロック信号として伝達される。したがって、
テスト判定信号１１を“１１”か“Ｌ”に指定すること
により、それぞれのフリップフロップは通常のクロック
信号か特定のテストクロック信号を選択することが出来
る。
レベルの時は通常動作中の状態で、フリップフロップ２
０のクロック信号は２−１セレクタ１０の上側のアンド
回路１５が選択され、本来の通常クロック信号１３がオ
ア回路１７を経てフリップフロップ２０のクロック信号
として伝達される０次にテスト判定信号１１が“Ｌ”レ
ベルの時は検証動作中の状態で、フリップフロップ２０
のクロック信号はインバータ４０により２−１セレクタ
１０の下側のアンド回路１６が選択され、特定のテスト
クロック信号１２がオア回路１７を経てフリップフロッ
プ２０のクロック信号として伝達される。したがって、
テスト判定信号１１を“１１”か“Ｌ”に指定すること
により、それぞれのフリップフロップは通常のクロック
信号か特定のテストクロック信号を選択することが出来
る。
第１図（ｂ）において、テスト判定信号１１が“１１＃
レベルの時は通常動作中の状態で、フリップフロップ２
０のクロック信号は２−１セレクタ１０の上側のアンド
回路１５が選択され、本来の通常クロック信号１３がオ
ア回路１７を経てフリップフロップ２０のクロック信号
として伝達される０次にテスト判定信号１１が“Ｌ”レ
ベルの時は検証動作中の状態で、フリップフロップ２０
のクロック信号はインバータ４０により２−１セレクタ
１０の下側のアンド回路１６が選択され、代表のクロッ
ク信号１４がオア回路１７を経てフリップフロップ２０
のテストクロック信号として伝達される。したがって、
テスト判定信号１１を“１１”か“Ｌ”に指定すること
により、それぞれのフリップフロップは通常のクロック
信号か代表のクロック信号を選択することが出来る。な
おフリップフロップ３０は通常動作中も検証動作中も同
一のクロック信号１４を使用することが出来る。
レベルの時は通常動作中の状態で、フリップフロップ２
０のクロック信号は２−１セレクタ１０の上側のアンド
回路１５が選択され、本来の通常クロック信号１３がオ
ア回路１７を経てフリップフロップ２０のクロック信号
として伝達される０次にテスト判定信号１１が“Ｌ”レ
ベルの時は検証動作中の状態で、フリップフロップ２０
のクロック信号はインバータ４０により２−１セレクタ
１０の下側のアンド回路１６が選択され、代表のクロッ
ク信号１４がオア回路１７を経てフリップフロップ２０
のテストクロック信号として伝達される。したがって、
テスト判定信号１１を“１１”か“Ｌ”に指定すること
により、それぞれのフリップフロップは通常のクロック
信号か代表のクロック信号を選択することが出来る。な
おフリップフロップ３０は通常動作中も検証動作中も同
一のクロック信号１４を使用することが出来る。
第２図（ａ）と（ｂ）に本発明の実施例の回路構成図を
示す。図（ａ）はすべてのフリップフロップに統一した
クロック信号を与えるために外部端子を１つ追加する方
法で、図（ｂ）は１つのクロック信号を代表信号として
使用し残りの他の回路にこの信号をクロックとして供給
する方法で、いづれもＶＬＳ １に通常動作中か検証動
作中かを示すテスト判定信号を用いて本発明の機能を実
施する方法である。フリップフロップ１〜９は従来のフ
リップフロップの組合わせ論理回路で、従来回路にアン
ド回路とオア回路よりなる２−１セレクタ１０をそれぞ
れフリップフロップ回路毎に付加することにより実施す
る。
示す。図（ａ）はすべてのフリップフロップに統一した
クロック信号を与えるために外部端子を１つ追加する方
法で、図（ｂ）は１つのクロック信号を代表信号として
使用し残りの他の回路にこの信号をクロックとして供給
する方法で、いづれもＶＬＳ １に通常動作中か検証動
作中かを示すテスト判定信号を用いて本発明の機能を実
施する方法である。フリップフロップ１〜９は従来のフ
リップフロップの組合わせ論理回路で、従来回路にアン
ド回路とオア回路よりなる２−１セレクタ１０をそれぞ
れフリップフロップ回路毎に付加することにより実施す
る。
第２図（ａ）は従来のフリップフロップ組合わせ回路に
、特定のテストクロック信号ＴＳＣＬＫを入力するため
の端子を設け、テスト判定信号ＴＳＴを“１１”か“Ｌ
”により入力し、フリップフロップ１〜９毎ににそれぞ
れ設けた２−１セレクタｌＯに入力し、クロック信号を
選定する。テスト判定信号Ｔ Ｓ Ｔ力び１１”の場合
はそれぞれのフリップフロップ１〜９は通常動作時のク
ロック信号、即ら、ＴＲＧ■、ＴＲＧ■、ＣＬＫ■〜■
を選定して、夫々のフリップフロップのＣＫ端子に入力
する。
、特定のテストクロック信号ＴＳＣＬＫを入力するため
の端子を設け、テスト判定信号ＴＳＴを“１１”か“Ｌ
”により入力し、フリップフロップ１〜９毎ににそれぞ
れ設けた２−１セレクタｌＯに入力し、クロック信号を
選定する。テスト判定信号Ｔ Ｓ Ｔ力び１１”の場合
はそれぞれのフリップフロップ１〜９は通常動作時のク
ロック信号、即ら、ＴＲＧ■、ＴＲＧ■、ＣＬＫ■〜■
を選定して、夫々のフリップフロップのＣＫ端子に入力
する。
テスト判定信号ＴＳＴがａＬｓの場合はインバータ４０
を経て、それぞれのフリップフロップ１〜９に付加され
た２−１セレクタ１０の下側のアンド回路を捕らえ、特
定のテストクロック信号ＴＳＣＬＫを夫々のフリップフ
ロップのＣＫ端子に入力し、フリップフロップ１〜９の
検証動作を行うことが出来る。
を経て、それぞれのフリップフロップ１〜９に付加され
た２−１セレクタ１０の下側のアンド回路を捕らえ、特
定のテストクロック信号ＴＳＣＬＫを夫々のフリップフ
ロップのＣＫ端子に入力し、フリップフロップ１〜９の
検証動作を行うことが出来る。
第２図（ｂ）は従来のフリップフロップ組合わせ回路に
、代表のテストクロック信号としてＣＬ−に■を用い、
テスト判定信号ＴＳＴを“１１″か“し”により入力し
、フリップフロップ４〜９毎にそれぞれ設けた２−１セ
レクタｌＯに入力し、クロック信号を選定する。テスト
判定信号ＴＳＴが“１１”の場合はそれぞれのフリップ
フロップ１〜９は通常動作時のクロック信号、ＴＲＧ■
、ＴＲＧ■、ＣＬＫ■〜■を選定して、夫々のフリップ
フロップのＣＫ端子に入力し、通常動作を行う。
、代表のテストクロック信号としてＣＬ−に■を用い、
テスト判定信号ＴＳＴを“１１″か“し”により入力し
、フリップフロップ４〜９毎にそれぞれ設けた２−１セ
レクタｌＯに入力し、クロック信号を選定する。テスト
判定信号ＴＳＴが“１１”の場合はそれぞれのフリップ
フロップ１〜９は通常動作時のクロック信号、ＴＲＧ■
、ＴＲＧ■、ＣＬＫ■〜■を選定して、夫々のフリップ
フロップのＣＫ端子に入力し、通常動作を行う。
テスト判定信号ＴＳＴが“Ｌ”の場合はインバータ４０
を経て、それぞれのフリップフロップ１〜９に付加され
た２−１セレクタ１０の下側のアンド回路を捕らえ、代
表のテストクロック信号ＣＬＫ■を選定して、夫々のフ
リップフロップのＣＫ端子に入力し、検証動作を行うご
とが出来る。なおフリップフロップ３は通常のクロック
信号ＣＬＫ■ををテスト用にも使用するため、ＣＬＫ■
信号を直接フリップフロップのＣＫ Ｏｆ、子に入力し
ている。
を経て、それぞれのフリップフロップ１〜９に付加され
た２−１セレクタ１０の下側のアンド回路を捕らえ、代
表のテストクロック信号ＣＬＫ■を選定して、夫々のフ
リップフロップのＣＫ端子に入力し、検証動作を行うご
とが出来る。なおフリップフロップ３は通常のクロック
信号ＣＬＫ■ををテスト用にも使用するため、ＣＬＫ■
信号を直接フリップフロップのＣＫ Ｏｆ、子に入力し
ている。
なお図（ｂ）の中、ＴＲＧ■及び■の部分は、図（ａ）
の回路と同様な回路を用いてもよいが、ＴＲＧ■及びＴ
ＲＧ■の入力バッファのチエツクをする場合以外は、Ｔ
ＲＧ■及びＴＲＧ■の信号レベルを“し”レベル固定で
試験すれば同等の結果が得られる為、図（ｂ）ではこの
回路を図示した。
の回路と同様な回路を用いてもよいが、ＴＲＧ■及びＴ
ＲＧ■の入力バッファのチエツクをする場合以外は、Ｔ
ＲＧ■及びＴＲＧ■の信号レベルを“し”レベル固定で
試験すれば同等の結果が得られる為、図（ｂ）ではこの
回路を図示した。
また、図（ａ）及び図（ｂ）の方法を適宜組合わせて、
ＶＬＳｌ中の全フリップフロップのクロック信号を２〜
３本程度のクロック信号によって統一的に制御出来る様
にすることも可能である。
ＶＬＳｌ中の全フリップフロップのクロック信号を２〜
３本程度のクロック信号によって統一的に制御出来る様
にすることも可能である。
従来の方法では、ＶＬＳｌ中に非同期入力が多数存在す
る場合や、多数のクロック入力が必要な場合や、１つの
クロック入力信号の正相と逆相の両相を用いている回路
構成の場合等は、そのＶＬＳｌの検証作業が出来なかっ
たが、本発明の方法により、これらの回路構成の組合わ
せの場合にもすべて検証出来るようになった。
る場合や、多数のクロック入力が必要な場合や、１つの
クロック入力信号の正相と逆相の両相を用いている回路
構成の場合等は、そのＶＬＳｌの検証作業が出来なかっ
たが、本発明の方法により、これらの回路構成の組合わ
せの場合にもすべて検証出来るようになった。
第１図は本発明の原理構成図、第２図は本発明の実施例
の回路構成図、第３図は従来例の回路構成図を示す。 図において、１〜９，２０．３０はフリップフロップ、
ｌＯは２−１セレクタ、１１はテスト判定信号、１２は
テストクロツタ信号、１３は通常クロック信号、１４は
代表クロック信号、１５．１６はアンド回路、１７はオ
ア回路、４０はインバータを示す。 （ａ）外部クロック信号を追加使用する場合（ｂ）内部
クロック信号を代表使用する場合本発明の原理構成図 第１図 従来例の回路構成図 第 ３ 頭 手 ξ６１ε ネ市 正 ′４ｔ−（方式） ％式％ 発明の名称 超大規模集積回路の試験容易化方法 ３゜ 補正をする者 事イノ１との関係
の回路構成図、第３図は従来例の回路構成図を示す。 図において、１〜９，２０．３０はフリップフロップ、
ｌＯは２−１セレクタ、１１はテスト判定信号、１２は
テストクロツタ信号、１３は通常クロック信号、１４は
代表クロック信号、１５．１６はアンド回路、１７はオ
ア回路、４０はインバータを示す。 （ａ）外部クロック信号を追加使用する場合（ｂ）内部
クロック信号を代表使用する場合本発明の原理構成図 第１図 従来例の回路構成図 第 ３ 頭 手 ξ６１ε ネ市 正 ′４ｔ−（方式） ％式％ 発明の名称 超大規模集積回路の試験容易化方法 ３゜ 補正をする者 事イノ１との関係
Claims (1)
- 【特許請求の範囲】 １、超大規模集積回路（ＶＬＳＩ）中に非同期入力が多
数存在する回路構成の場合、多数のクロック入力が必要
な回路構成の場合、１つのクロック入力信号の正相と逆
相の両相を用いる回路構成の場合等において、 通常動作中か検証動作中かを示すテスト判定信号（１１
）を、フリップフロップ（２０）毎に設けられた２−１
セレクタ（１０）に入力し、外部の特定のテストクロッ
ク信号（１２）と通常のクロック信号（１３）とを選択
して、フリップフロップ（２０）に入力することを特徴
とする超大規模集積回路の試験容易化方法。 ２、通常動作中か検証動作中かを示すテスト判定信号（
１１）を、フリップフロップ（２０）毎に設けられた２
−１セレクタ（１０）に入力し、内部の代表のテストク
ロック信号（１２）と通常のクロック信号（１３）とを
選択して、フリップフロップ（２０）に入力することを
特徴とする、請求項１記載の超大規模集積回路の試験容
易化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147667A JPH0740059B2 (ja) | 1988-06-15 | 1988-06-15 | 超大規模集積回路の試験容易化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147667A JPH0740059B2 (ja) | 1988-06-15 | 1988-06-15 | 超大規模集積回路の試験容易化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022962A true JPH022962A (ja) | 1990-01-08 |
| JPH0740059B2 JPH0740059B2 (ja) | 1995-05-01 |
Family
ID=15435549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147667A Expired - Lifetime JPH0740059B2 (ja) | 1988-06-15 | 1988-06-15 | 超大規模集積回路の試験容易化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740059B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7427225B2 (en) | 2003-12-25 | 2008-09-23 | Tomy Company, Ltd. | Remote control toy top |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215047A (ja) * | 1982-06-07 | 1983-12-14 | Toshiba Corp | 集積回路装置 |
| JPS58222534A (ja) * | 1982-06-18 | 1983-12-24 | Toshiba Corp | 集積回路 |
-
1988
- 1988-06-15 JP JP63147667A patent/JPH0740059B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215047A (ja) * | 1982-06-07 | 1983-12-14 | Toshiba Corp | 集積回路装置 |
| JPS58222534A (ja) * | 1982-06-18 | 1983-12-24 | Toshiba Corp | 集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7427225B2 (en) | 2003-12-25 | 2008-09-23 | Tomy Company, Ltd. | Remote control toy top |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740059B2 (ja) | 1995-05-01 |
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