JPH0740059B2 - 超大規模集積回路の試験容易化方法 - Google Patents
超大規模集積回路の試験容易化方法Info
- Publication number
- JPH0740059B2 JPH0740059B2 JP63147667A JP14766788A JPH0740059B2 JP H0740059 B2 JPH0740059 B2 JP H0740059B2 JP 63147667 A JP63147667 A JP 63147667A JP 14766788 A JP14766788 A JP 14766788A JP H0740059 B2 JPH0740059 B2 JP H0740059B2
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- Japan
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- flop
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- clock
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Description
【発明の詳細な説明】 〔概 要〕 超大規模集積回路（VLSI）の試験方法に関し、 VLSI中に非同期入力が多数存在する回路構成の場合、多
数のクロック入力が必要な回路構成の場合、１つのクロ
ック入力信号の正相と逆相の両相を用いる回路構成の場
合等における、VLSIの検証方法を容易にすることを目的
とし、 通常動作中か検証動作中かを示すテスト判定信号を、フ
リップフロップ毎に設けられた２−１セレクタに入力
に、外部の特定のテストクロック信号或いは内部の代表
のテストクロック信号と、通常のクロック信号とを選択
して、フリップフロップに入力する構成とする。
数のクロック入力が必要な回路構成の場合、１つのクロ
ック入力信号の正相と逆相の両相を用いる回路構成の場
合等における、VLSIの検証方法を容易にすることを目的
とし、 通常動作中か検証動作中かを示すテスト判定信号を、フ
リップフロップ毎に設けられた２−１セレクタに入力
に、外部の特定のテストクロック信号或いは内部の代表
のテストクロック信号と、通常のクロック信号とを選択
して、フリップフロップに入力する構成とする。
本発明は、超大規模集積回路（VLSI）の試験方法容易化
に関する。
に関する。
超大規模集積回路（以下VLSIと呼ぶ）では製造されたも
のが正常であるか否かを検証することが重要である。こ
の検証作業ではVLSI中のすべての論理素子が正常である
か否かを調べる必要があり、論理通りに出来ているかど
うかをいろいろのデータを入力してテストする必要があ
る為、検証データは非常に大量のものになってきた。
のが正常であるか否かを検証することが重要である。こ
の検証作業ではVLSI中のすべての論理素子が正常である
か否かを調べる必要があり、論理通りに出来ているかど
うかをいろいろのデータを入力してテストする必要があ
る為、検証データは非常に大量のものになってきた。
従来の検証方法としては、VLSI中に含まれるフリップフ
ロップ（FF）に着目し、検証作業中はこれらのフリップ
フロップをシフトレジスタ（SR）構成出来る様にフリッ
プフロップを改良し、検証データ量を少なくするように
している。この場合の検証方法は各入力端子に回路を検
証するための入力を与え、その後VLSIを検証状態（つま
り各フリップフロップをシフトレジスタ構成とする）と
し、このシフトレジスタ構成されたフリップフロップの
データを、シフトレジスタ構成時のみ用いる特別なシフ
トクロックを入力してVLSIの外へ取り出し、同時にこの
シフトレジスタ構成されたフリップフロップに検証用の
データを入力する。次にVLSIを通常動作での検証状態と
し通常の動作を行う。少し通常動作を行った後にVLSIを
再び検証状態とし、特別なシフトクロックを入力する。
以上の動作を繰り返し行うことにより検証を行う方法で
ある。
ロップ（FF）に着目し、検証作業中はこれらのフリップ
フロップをシフトレジスタ（SR）構成出来る様にフリッ
プフロップを改良し、検証データ量を少なくするように
している。この場合の検証方法は各入力端子に回路を検
証するための入力を与え、その後VLSIを検証状態（つま
り各フリップフロップをシフトレジスタ構成とする）と
し、このシフトレジスタ構成されたフリップフロップの
データを、シフトレジスタ構成時のみ用いる特別なシフ
トクロックを入力してVLSIの外へ取り出し、同時にこの
シフトレジスタ構成されたフリップフロップに検証用の
データを入力する。次にVLSIを通常動作での検証状態と
し通常の動作を行う。少し通常動作を行った後にVLSIを
再び検証状態とし、特別なシフトクロックを入力する。
以上の動作を繰り返し行うことにより検証を行う方法で
ある。
以上の検証方法は従来から使用されている方法である
が、この場合にはすべてのフリップフロップの通常のク
ロック入力は、外部より同時に“L"レベルになったり、
“H"レベルになったりしなければならない。外部のクロ
ック端子からのクロック信号をVLSI中で分周して他のフ
リップフロップのクロックとして使用したり、一つのク
ロック信号の正相と逆相の両方をクロックとして使用し
たりする場合などは、上記の方法では検証出来ない。ま
た、現実のVLSIのテスターの制限などにより外部から与
えるクロック信号数の上限が定められてしまうため、非
同期入力信号をフリップフロップのクロックとして用い
て非同期信号の検出をする場合や、回路規模が非常に大
きいVLSIではVLSI中に統一したクロックが存在せず、各
機能ブロック毎にクロックが存在する場合などがあり、
一つのVLSIに対して非常に多数のクロック信号を必要と
する場合がある。これらの場合は従来の方法では検証出
来ない。
が、この場合にはすべてのフリップフロップの通常のク
ロック入力は、外部より同時に“L"レベルになったり、
“H"レベルになったりしなければならない。外部のクロ
ック端子からのクロック信号をVLSI中で分周して他のフ
リップフロップのクロックとして使用したり、一つのク
ロック信号の正相と逆相の両方をクロックとして使用し
たりする場合などは、上記の方法では検証出来ない。ま
た、現実のVLSIのテスターの制限などにより外部から与
えるクロック信号数の上限が定められてしまうため、非
同期入力信号をフリップフロップのクロックとして用い
て非同期信号の検出をする場合や、回路規模が非常に大
きいVLSIではVLSI中に統一したクロックが存在せず、各
機能ブロック毎にクロックが存在する場合などがあり、
一つのVLSIに対して非常に多数のクロック信号を必要と
する場合がある。これらの場合は従来の方法では検証出
来ない。
これら各種の論理回路の組合わされたVLSIの構成例を第
３図に示す。TRGとTRGは非同期入力トリガを示し、
CLK〜は各種クロック入力信号を示している。フリ
ップフロップ１と２は非同期入力トリガ信号TRGとTRG
によるフリップフロップ回路を示し、フリップフロッ
プ３と４はCLKのクロック入力信号によるフリップフ
ロップの分周回路を示し、フリップフロップ５はCLK
のクロック入力信号の逆相入力フリップフロップ回路を
示し、フリップフロップ６はCLKのクロック入力信号
のフリップフロップ回路を示し、フリップフロップ７は
CLKとCLKのクロック信号のオア回路によるフリップ
フロップ回路を示す。フリップフロップ８と９はCLK
のクロック信号の逆相入力信号による並列フリップフロ
ップ回路を示す。したがって各フリップフロップ回路を
テストする場合には、種々のトリガ信号或いはクロック
信号をその都度供給しなければならぬ。
３図に示す。TRGとTRGは非同期入力トリガを示し、
CLK〜は各種クロック入力信号を示している。フリ
ップフロップ１と２は非同期入力トリガ信号TRGとTRG
によるフリップフロップ回路を示し、フリップフロッ
プ３と４はCLKのクロック入力信号によるフリップフ
ロップの分周回路を示し、フリップフロップ５はCLK
のクロック入力信号の逆相入力フリップフロップ回路を
示し、フリップフロップ６はCLKのクロック入力信号
のフリップフロップ回路を示し、フリップフロップ７は
CLKとCLKのクロック信号のオア回路によるフリップ
フロップ回路を示す。フリップフロップ８と９はCLK
のクロック信号の逆相入力信号による並列フリップフロ
ップ回路を示す。したがって各フリップフロップ回路を
テストする場合には、種々のトリガ信号或いはクロック
信号をその都度供給しなければならぬ。
従来のVLSIの検証方法では、上記第３図の各種論理回路
の組合わせをテストする場合、１つのVLSIに対して多数
のクロック信号及びトリガ信号を必要とする。これらの
場合従来の方法では簡単には検証出来ないので、本発明
ではテスト時に統一的なクロック信号をVLSI中のすべて
のフリップフロップに正相、逆相の混用なしに与えるこ
とが出来るようにして検証することを目的とする。
の組合わせをテストする場合、１つのVLSIに対して多数
のクロック信号及びトリガ信号を必要とする。これらの
場合従来の方法では簡単には検証出来ないので、本発明
ではテスト時に統一的なクロック信号をVLSI中のすべて
のフリップフロップに正相、逆相の混用なしに与えるこ
とが出来るようにして検証することを目的とする。
第１図（ａ）と（ｂ）に本発明の原理構成図を示す。第
１図（ａ）はすべてのフリップフロップに統一したクロ
ック信号を与えるために外部端子を１つ追加する方法
で、第１図（ｂ）は内部の１つのクロック信号を残りの
他の回路にすべてクロックとして供給する方法で、いづ
れもVLSIに通常動作中か検証動作中かを示す信号を用い
てこの機能を達成している。
１図（ａ）はすべてのフリップフロップに統一したクロ
ック信号を与えるために外部端子を１つ追加する方法
で、第１図（ｂ）は内部の１つのクロック信号を残りの
他の回路にすべてクロックとして供給する方法で、いづ
れもVLSIに通常動作中か検証動作中かを示す信号を用い
てこの機能を達成している。
図において、10はアンド回路とオア回路よりなる２−１
セレクタ、20,30はフリップフロップ回路、40はインバ
ータを示す。
セレクタ、20,30はフリップフロップ回路、40はインバ
ータを示す。
図（ａ）の方法では、テスト判定信号を11とし、外部の
特定のテストクロック信号を12とし、通常クロック信号
を13とし、図（ｂ）の方法では、テスト判定信号を11と
し、内部の代表クロック信号を14とし、他の通常クロッ
ク信号を13とする。
特定のテストクロック信号を12とし、通常クロック信号
を13とし、図（ｂ）の方法では、テスト判定信号を11と
し、内部の代表クロック信号を14とし、他の通常クロッ
ク信号を13とする。
第１図（ａ）において、テスト判定信号11が“H"レベル
の時は通常動作中の状態で、フリップフロップ20のクロ
ック信号は２−１セレクタ10の上側のアンド回路15が選
択され、本来の通常クロック信号13がオア回路17を経て
フリップフロップ20のクロック信号として伝達される。
次にテスト判定信号11が“L"レベルの時は検証動作中の
状態で、フリップフロップ20のクロック信号はインバー
タ40により２−１セレクタ10の下側のアンド回路16が選
択され、特定のテストクロック信号12がオア回路17を経
てフリップフロップ20のクロック信号として伝達され
る。したがって、テスト判定信号11を“H"か“L"に指定
することにより、それぞれのフリップフロップは通常の
クロック信号か特定のテストクロック信号を選択するこ
とが出来る。
の時は通常動作中の状態で、フリップフロップ20のクロ
ック信号は２−１セレクタ10の上側のアンド回路15が選
択され、本来の通常クロック信号13がオア回路17を経て
フリップフロップ20のクロック信号として伝達される。
次にテスト判定信号11が“L"レベルの時は検証動作中の
状態で、フリップフロップ20のクロック信号はインバー
タ40により２−１セレクタ10の下側のアンド回路16が選
択され、特定のテストクロック信号12がオア回路17を経
てフリップフロップ20のクロック信号として伝達され
る。したがって、テスト判定信号11を“H"か“L"に指定
することにより、それぞれのフリップフロップは通常の
クロック信号か特定のテストクロック信号を選択するこ
とが出来る。
第１図（ｂ）において、テスト判定信号11が“H"レベル
の時は通常動作中の状態で、フリップフロップ20のクロ
ック信号は２−１セレクタ10の上側のアンド回路15が選
択され、本来の通常クロック信号13がオア回路17を経て
フリップフロップ20のクロック信号として伝達される。
次にテスト判定信号11が“L"レベルの時は検証動作中の
状態で、フリップフロップ20のクロック信号はインバー
タ40により２−１セレクタ10の下側のアンド回路16が選
択され、代表のクロック信号14がオア回路17を経てフリ
ップフロップ20のテストクロック信号として伝達され
る。したがって、テスト判定信号11を“H"か“L"に指定
することにより、それぞれのフリップフロップは通常の
クロック信号か代表のクロック信号を選択することが出
来る。なおフリップフロップ30は通常動作中も検証動作
中も同一のクロック信号14を使用することが出来る。
の時は通常動作中の状態で、フリップフロップ20のクロ
ック信号は２−１セレクタ10の上側のアンド回路15が選
択され、本来の通常クロック信号13がオア回路17を経て
フリップフロップ20のクロック信号として伝達される。
次にテスト判定信号11が“L"レベルの時は検証動作中の
状態で、フリップフロップ20のクロック信号はインバー
タ40により２−１セレクタ10の下側のアンド回路16が選
択され、代表のクロック信号14がオア回路17を経てフリ
ップフロップ20のテストクロック信号として伝達され
る。したがって、テスト判定信号11を“H"か“L"に指定
することにより、それぞれのフリップフロップは通常の
クロック信号か代表のクロック信号を選択することが出
来る。なおフリップフロップ30は通常動作中も検証動作
中も同一のクロック信号14を使用することが出来る。
第２図（ａ）と（ｂ）に本発明の実施例の回路構成図を
示す。図（ａ）はすべてのフリップフロップに統一した
クロック信号を与えるために外部端子を１つ追加する方
法で、図（ｂ）は１つのクロック信号を代表信号として
使用し残りの他の回路にこの信号をクロックとして供給
する方法で、いづれもVLSIに通常動作中か検証動作中か
を示すテスト判定信号を用いて本発明の機能を実施する
方法である。フリップフロップ１〜９は従来のフリップ
フロップの組合わせ論理回路で、従来回路にアンド回路
とオア回路よりなる２−１セレクタ10をそれぞれフリッ
プフロップ回路毎に付加することにより実施する。
示す。図（ａ）はすべてのフリップフロップに統一した
クロック信号を与えるために外部端子を１つ追加する方
法で、図（ｂ）は１つのクロック信号を代表信号として
使用し残りの他の回路にこの信号をクロックとして供給
する方法で、いづれもVLSIに通常動作中か検証動作中か
を示すテスト判定信号を用いて本発明の機能を実施する
方法である。フリップフロップ１〜９は従来のフリップ
フロップの組合わせ論理回路で、従来回路にアンド回路
とオア回路よりなる２−１セレクタ10をそれぞれフリッ
プフロップ回路毎に付加することにより実施する。
第２図（ａ）は従来のフリップフロップ組合わせ回路
に、特定のテストクロック信号TSCLKを入力するための
端子を設け、テスト判定信号TSTを“H"か“L"により入
力し、フリップフロップ１〜９毎ににそれぞれ設けた２
−１セレクタ10に入力し、クロック信号を選定する。テ
スト判定信号TSTが“H"の場合はそれぞれのフリップロ
フップ１〜９は通常動作時のクロック信号、即ち、TRG
,TRG,CLK〜を選定して、夫々のフリップフロッ
プのCK端子に入力する。
に、特定のテストクロック信号TSCLKを入力するための
端子を設け、テスト判定信号TSTを“H"か“L"により入
力し、フリップフロップ１〜９毎ににそれぞれ設けた２
−１セレクタ10に入力し、クロック信号を選定する。テ
スト判定信号TSTが“H"の場合はそれぞれのフリップロ
フップ１〜９は通常動作時のクロック信号、即ち、TRG
,TRG,CLK〜を選定して、夫々のフリップフロッ
プのCK端子に入力する。
テスト判定信号TSTが“L"の場合はインバータ40を経
て、それぞれのフリップフロップ１〜９に付加された２
−１セレクタ10の下側のアンド回路を捕らえ、特定のテ
ストクロック信号TSCLKを夫々のフリップフロップのCK
端子に入力し、フリップフロップ１〜９の検証動作を行
うことが出来る。
て、それぞれのフリップフロップ１〜９に付加された２
−１セレクタ10の下側のアンド回路を捕らえ、特定のテ
ストクロック信号TSCLKを夫々のフリップフロップのCK
端子に入力し、フリップフロップ１〜９の検証動作を行
うことが出来る。
第２図（ｂ）は従来のフリップフロップ組合わせ回路
に、代表のテストクロック信号としてCLKを用い、テ
スト判定信号TSTを“H"か“L"により入力し、フリップ
フロップ４〜９毎にそれぞれ設けた２−１セレクタ10に
入力し、クロック信号を選定する。テスト判定信号TST
が“H"の場合はそれぞれのフリップフロップ１〜９は通
常動作時のクロック信号、TRG,TRG,CLK〜を選
定して、夫々のフリップフロップのCK端子に入力し、通
常動作を行う。
に、代表のテストクロック信号としてCLKを用い、テ
スト判定信号TSTを“H"か“L"により入力し、フリップ
フロップ４〜９毎にそれぞれ設けた２−１セレクタ10に
入力し、クロック信号を選定する。テスト判定信号TST
が“H"の場合はそれぞれのフリップフロップ１〜９は通
常動作時のクロック信号、TRG,TRG,CLK〜を選
定して、夫々のフリップフロップのCK端子に入力し、通
常動作を行う。
テスト判定信号TSTが“L"の場合はインバータ40を経
て、それぞれのフリップフロップ１〜９に付加された２
−１セレクタ10の下側のアンド回路を捕らえ、代表のテ
ストクロックCLKを選定して、夫々のフリップフロッ
プのCK端子に入力し、検証動作を行うことが出来る。な
おフリップフロップ３は通常のクロック信号CLKをを
テスト用にも使用するため、CLK信号を直接フリップ
フロップのCK端子に入力している。
て、それぞれのフリップフロップ１〜９に付加された２
−１セレクタ10の下側のアンド回路を捕らえ、代表のテ
ストクロックCLKを選定して、夫々のフリップフロッ
プのCK端子に入力し、検証動作を行うことが出来る。な
おフリップフロップ３は通常のクロック信号CLKをを
テスト用にも使用するため、CLK信号を直接フリップ
フロップのCK端子に入力している。
なお図（ｂ）の中、TRG及びの部分は、図（ａ）の
回路と同様な回路を用いてもよいが、TRG及びTRGの
入力バッファのチェックをする場合以外は、TRG及びT
RGの信号レベルを“L"レベル固定で試験すれば同等の
結果が得られる為、図（ｂ）ではこの回路を図示した。
回路と同様な回路を用いてもよいが、TRG及びTRGの
入力バッファのチェックをする場合以外は、TRG及びT
RGの信号レベルを“L"レベル固定で試験すれば同等の
結果が得られる為、図（ｂ）ではこの回路を図示した。
また、図（ａ）及び図（ｂ）の方法を適宜組合わせて、
VLSI中の全フリップフロップのクロック信号を２〜３本
程度のクロック信号によって統一的に制御出来る様にす
ることも可能である。
VLSI中の全フリップフロップのクロック信号を２〜３本
程度のクロック信号によって統一的に制御出来る様にす
ることも可能である。
本発明の構成により、超大規模集積回路中のフリップフ
ロップ回路において、各機能ブロック毎にクロック信号
が存在するが、全体としてはそのクロック信号が多数に
なる場合に、通常動作中か検証動作中かを示す信号を用
いて、検証試験中のみ外部から与えるクロック信号数を
減少させ、回路全体に統一的なクロックを与えるように
することにより、超大規模集積回路の検証試験方法を容
易化することが可能になる。
ロップ回路において、各機能ブロック毎にクロック信号
が存在するが、全体としてはそのクロック信号が多数に
なる場合に、通常動作中か検証動作中かを示す信号を用
いて、検証試験中のみ外部から与えるクロック信号数を
減少させ、回路全体に統一的なクロックを与えるように
することにより、超大規模集積回路の検証試験方法を容
易化することが可能になる。
第１図は本発明の原理構成図、第２図は本発明の実施例
の回路構成図、第３図は従来例の回路構成図を示す。 図において、１〜9,20,30はフリップフロップ、10は２
−１セレクタ、11はテスト判定信号、12はテストクロッ
ク信号、13は通常クロック信号、14は代表クロック信
号、15,16はアンド回路、17はオア回路、40はインバー
タを示す。
の回路構成図、第３図は従来例の回路構成図を示す。 図において、１〜9,20,30はフリップフロップ、10は２
−１セレクタ、11はテスト判定信号、12はテストクロッ
ク信号、13は通常クロック信号、14は代表クロック信
号、15,16はアンド回路、17はオア回路、40はインバー
タを示す。
Claims (2)
- 【請求項１】超大規模集積回路（VLSI）中に、複数の非
同期入力フリップフロップ回路、複数のクロック入力が
必要なフリップフロップ回路、１つのクロック入力信号
の正相と逆相の両相を用いるフリップフロップ回路、逆
相入力による並列フリップフロップ回路を含む場合にお
いて、 通常動作中か検証動作中かを示すテスト判定信号（11）
を、フリップフロップ（20）毎に設けられた２−１セレ
クタ（10）に入力し、外部の特定のテストクロック信号
（12）と通常のクロック信号（13）とを選択して、フリ
ップフロップ（20）に入力することを特徴とする超大規
模集積回路の試験容易化方法。 - 【請求項２】超大規模集積回路（VLSI）中に、複数の非
同期入力フリップフロップ回路、複数のクロック入力が
必要なフリップフロップ回路、１つのクロック入力信号
の正相と逆相の両相を用いるフリップフロップ回路、逆
相入力による並列フリップフロップ回路を含む場合にお
いて、 通常動作中か検証動作中かを示すテスト判定信号（11）
を、フリップフロップ（20）毎に設けられた２−１セレ
クタ（10）に入力し、内部の代表のクロック信号（14）
をテスト用として使用し、該代表クロック信号（14）と
通常のクロック信号（13）とを選択して、フリップフロ
ップ（20）に入力することを特徴とする超大規模集積回
路の試験容易化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147667A JPH0740059B2 (ja) | 1988-06-15 | 1988-06-15 | 超大規模集積回路の試験容易化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147667A JPH0740059B2 (ja) | 1988-06-15 | 1988-06-15 | 超大規模集積回路の試験容易化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022962A JPH022962A (ja) | 1990-01-08 |
| JPH0740059B2 true JPH0740059B2 (ja) | 1995-05-01 |
Family
ID=15435549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147667A Expired - Lifetime JPH0740059B2 (ja) | 1988-06-15 | 1988-06-15 | 超大規模集積回路の試験容易化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740059B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005185548A (ja) | 2003-12-25 | 2005-07-14 | Takara Co Ltd | 遠隔制御コマ玩具 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215047A (ja) * | 1982-06-07 | 1983-12-14 | Toshiba Corp | 集積回路装置 |
| JPS58222534A (ja) * | 1982-06-18 | 1983-12-24 | Toshiba Corp | 集積回路 |
-
1988
- 1988-06-15 JP JP63147667A patent/JPH0740059B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022962A (ja) | 1990-01-08 |
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