JPH02296372A - 透過ベーストランジスタ - Google Patents
透過ベーストランジスタInfo
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- JPH02296372A JPH02296372A JP1117694A JP11769489A JPH02296372A JP H02296372 A JPH02296372 A JP H02296372A JP 1117694 A JP1117694 A JP 1117694A JP 11769489 A JP11769489 A JP 11769489A JP H02296372 A JPH02296372 A JP H02296372A
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- gate electrodes
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- H10D30/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は透過ベーストランジスタ（ＰＢＴ（Ｐｅｒｍ
ｅａｂｌｅ ’１３ａｓｅ Ｔｒａｈｓｉｓｔｏｒ）
）に関し、特にそのチャネル電流が基板厚さ方向に対し
て垂直方向に流れるようにした構造に関するものである
。
ｅａｂｌｅ ’１３ａｓｅ Ｔｒａｈｓｉｓｔｏｒ）
）に関し、特にそのチャネル電流が基板厚さ方向に対し
て垂直方向に流れるようにした構造に関するものである
。
第２図（ａ）〜（Ｃ）はそれぞれその構造が異なる従来
の透過ベーストランジスタ（ＰＢＴ）を説明するための
断面図であり、第２図（ａ）は埋込形ＰＢＴを示してい
る。図において、３はソース（エミッタ）用ｎ゛形形厚
導体層、ｎ゛形基板あるいはエピタキシャル成長層を用
いている。１は該ソース層３上にエピタキシャル成長し
たチャネル層、４は該チャネル層１」二に形成したドレ
イン（コレクタ）用ｎ゛゛導体層で、上記チャネル層ｌ
中央部にはグレーティング状の薄いショットキー金属か
らなるゲート（ベース）２が配設されており、該ゲ−１
−２近傍にはゲート空乏層が広がっている。
の透過ベーストランジスタ（ＰＢＴ）を説明するための
断面図であり、第２図（ａ）は埋込形ＰＢＴを示してい
る。図において、３はソース（エミッタ）用ｎ゛形形厚
導体層、ｎ゛形基板あるいはエピタキシャル成長層を用
いている。１は該ソース層３上にエピタキシャル成長し
たチャネル層、４は該チャネル層１」二に形成したドレ
イン（コレクタ）用ｎ゛゛導体層で、上記チャネル層ｌ
中央部にはグレーティング状の薄いショットキー金属か
らなるゲート（ベース）２が配設されており、該ゲ−１
−２近傍にはゲート空乏層が広がっている。
また第２図（ｂ）、 （Ｃ）はそれぞれ掘込側壁形Ｐ
Ｂ Ｔ、及び掘込エッヂ形ＰＢＴを示しており、掘込側
壁形ＰＢＴではドレイン層４表面からチャネル層１中央
部に達する溝を形成し、該溝内にゲート２を配置してい
る点、また掘込エッヂ形ＰＢＴでば該溝内に配置したゲ
ート２をさらに断面台形形状にエッチ加工している点が
上記埋込形Ｐ Ｂ Ｔと構造１異なっている。
Ｂ Ｔ、及び掘込エッヂ形ＰＢＴを示しており、掘込側
壁形ＰＢＴではドレイン層４表面からチャネル層１中央
部に達する溝を形成し、該溝内にゲート２を配置してい
る点、また掘込エッヂ形ＰＢＴでば該溝内に配置したゲ
ート２をさらに断面台形形状にエッチ加工している点が
上記埋込形Ｐ Ｂ Ｔと構造１異なっている。
上述の３種のＰＢＴの断面構造は互いに異なっているも
のの、いずれもベース領域がグレーティング状の薄いシ
ョットキー金属ゲートと電流透過のチャネル部分とで構
成され、動作電流（チャネル電流）が縦方向、つまり基
板厚さ方向に流れる縦型構造となっている。
のの、いずれもベース領域がグレーティング状の薄いシ
ョットキー金属ゲートと電流透過のチャネル部分とで構
成され、動作電流（チャネル電流）が縦方向、つまり基
板厚さ方向に流れる縦型構造となっている。
すなわち、その主なる動作は、ベースであるショットキ
ー金属ゲートに入力制御信号が印加されると、上記ゲー
ト空乏層が変調されてチャネル部ゲート透過電流が変調
されるというものである。
ー金属ゲートに入力制御信号が印加されると、上記ゲー
ト空乏層が変調されてチャネル部ゲート透過電流が変調
されるというものである。
そしてこのＰＢＴの動作に伴う主な特徴として以下の利
点を挙げることができる。
点を挙げることができる。
■ ベース領域が縦型構造、つまりチャネル電流が基板
厚さ方向に流れる構造であるため、ゲート金属の厚さが
ゲート長に相当し、０．１μｍ程度の極短いゲート長を
容易に実現することができ、これにより超高周波動作を
期待することができる。
厚さ方向に流れる構造であるため、ゲート金属の厚さが
ゲート長に相当し、０．１μｍ程度の極短いゲート長を
容易に実現することができ、これにより超高周波動作を
期待することができる。
■ またドレイン、ソース層間の能動層はエピタキシャ
ル成長により形成されるため、０．２〜０゜５１１ｍ程
度まで薄くすることも可能であり、ＧａＡｓ等の有効質
量の小さい化合物半導体ではバリステインク（弾道形）
電子伝導が起こり、走行時間遅れをさらに小さくでき、
超高速動作を行うことができる。
ル成長により形成されるため、０．２〜０゜５１１ｍ程
度まで薄くすることも可能であり、ＧａＡｓ等の有効質
量の小さい化合物半導体ではバリステインク（弾道形）
電子伝導が起こり、走行時間遅れをさらに小さくでき、
超高速動作を行うことができる。
■ さらに入力制御信号がゲート金属を通じてゲート空
乏層容量に加わるため、ベース半導体層を通じて制御す
るバイポーラ１〜ランジスタなどに比べ寄生抵抗による
損失が小さい。
乏層容量に加わるため、ベース半導体層を通じて制御す
るバイポーラ１〜ランジスタなどに比べ寄生抵抗による
損失が小さい。
■ さらにまたｎ＋基板をソース用ｎ′層に用いた構造
ではインダクタンスの極めて小さい接地を実現すること
ができ、高周波窩電力トランジスタとして適している。
ではインダクタンスの極めて小さい接地を実現すること
ができ、高周波窩電力トランジスタとして適している。
ところが、従来のＰＢＴは縦方向デバイスであり、つま
り第２図（ａ）のＰＢＴ構造ではエピタキシャル成長層
であるチャネル層の中央部にゲー１−（ベース）電極が
位置しているため、該チャネル層上半部分では、結晶の
質が悪くなり、このため高耐圧化ができない等の問題点
が、また、第２図（ｂ）（Ｃ）のＰＢＴ構造ではゲート
（ベース）電極」二に半導体層が存在しないため結晶性
の劣下はあまり問題とはならないものの、ゲート（ベー
ス）とドレイン層との分離が構造的に難しい等の問題点
があった。
り第２図（ａ）のＰＢＴ構造ではエピタキシャル成長層
であるチャネル層の中央部にゲー１−（ベース）電極が
位置しているため、該チャネル層上半部分では、結晶の
質が悪くなり、このため高耐圧化ができない等の問題点
が、また、第２図（ｂ）（Ｃ）のＰＢＴ構造ではゲート
（ベース）電極」二に半導体層が存在しないため結晶性
の劣下はあまり問題とはならないものの、ゲート（ベー
ス）とドレイン層との分離が構造的に難しい等の問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、ゲート（ベース）電極近傍での半導体結晶の
質の劣化を防止でき、またトランジスタ構造を制御性、
再現性よく形成するのに適した透過型ベーストランジス
タを得ることを目的とする。
たもので、ゲート（ベース）電極近傍での半導体結晶の
質の劣化を防止でき、またトランジスタ構造を制御性、
再現性よく形成するのに適した透過型ベーストランジス
タを得ることを目的とする。
この発明に係る透過ベーストランジスタは、半絶縁性半
導体層内部にその厚さ方向と垂直にソース、ドレイン用
ｎ−層を配列して配置するとともに、該両ｎ゛層間にグ
レーティング状のゲート電極を配置して、動作電流が水
平方向に、つまり基板厚さ方向と垂直な方向に流れるよ
うにしたものである。
導体層内部にその厚さ方向と垂直にソース、ドレイン用
ｎ−層を配列して配置するとともに、該両ｎ゛層間にグ
レーティング状のゲート電極を配置して、動作電流が水
平方向に、つまり基板厚さ方向と垂直な方向に流れるよ
うにしたものである。
この発明においては、動作電流（チャネル電流）が基板
厚さ方向と垂直な方向に流れるよう、ソース、ドレイン
層及びゲート電極を配設したから、縦型ＰＢＴ構造のよ
うにゲート電極上にエピタキシャル成長層を設けること
なく、チャネル層を形成することができ、このためゲー
ト電極近傍のエピタキシャル成長チャネル層の結晶性の
劣化を防止することができる。
厚さ方向と垂直な方向に流れるよう、ソース、ドレイン
層及びゲート電極を配設したから、縦型ＰＢＴ構造のよ
うにゲート電極上にエピタキシャル成長層を設けること
なく、チャネル層を形成することができ、このためゲー
ト電極近傍のエピタキシャル成長チャネル層の結晶性の
劣化を防止することができる。
またドレイン層とゲート電極とは所定距離を離して水平
方向に配列されているため、縦型ＰＢＴのようにゲート
電極とドレイン電極を縦方ｌに分離する必要がなく、ゲ
ート電極とドレイン電極との分離不良をなくすことがで
き、この結果トランジスタの性能を向上し、またその不
良発生率を低減することができる。
方向に配列されているため、縦型ＰＢＴのようにゲート
電極とドレイン電極を縦方ｌに分離する必要がなく、ゲ
ート電極とドレイン電極との分離不良をなくすことがで
き、この結果トランジスタの性能を向上し、またその不
良発生率を低減することができる。
［実施例］
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による透過ベーストランジ
スタを説明するための図であり、第１図（ａ）は該透過
ベーストランジスタの平面パターン構造図、第１図（ｂ
）はチャネル方向と平行なｉｂ−Ｔｂ線断面の構造を示
す図、第１図（Ｃ）はチャネル方向と垂直なＩｃ−ｒｃ
線断面の構造を示す図である。図において、１００は不
純物濃度が１０′４〜１０”ｃｍ−″以下の半絶縁性Ｇ
ａＡｓ基板、３．４はそれぞれ該基板１００内部に対向
して配設されたソースｎ４形領域及びドレインｎ゛形領
域、２は該両ｎ゛形領域３，４間に埋め込まれ、金属あ
るいは低抵抗の半導体層−からなるフィンガー状ゲート
（ベース）埋め込み電極である。また５、６は上記ソー
ス、ドレイン領域３，４上に形成されたソース、ドレイ
ン電極、７は基板１上に形成され、上記ゲート埋め込み
電極２と接続されたゲート引き出し電極で、その隣接す
る埋め込み電極２相互間部分にば該電極４と基板１とが
接触しないよう空隙８が形成されているが、この空隙８
は必ずしも必要ではない。
スタを説明するための図であり、第１図（ａ）は該透過
ベーストランジスタの平面パターン構造図、第１図（ｂ
）はチャネル方向と平行なｉｂ−Ｔｂ線断面の構造を示
す図、第１図（Ｃ）はチャネル方向と垂直なＩｃ−ｒｃ
線断面の構造を示す図である。図において、１００は不
純物濃度が１０′４〜１０”ｃｍ−″以下の半絶縁性Ｇ
ａＡｓ基板、３．４はそれぞれ該基板１００内部に対向
して配設されたソースｎ４形領域及びドレインｎ゛形領
域、２は該両ｎ゛形領域３，４間に埋め込まれ、金属あ
るいは低抵抗の半導体層−からなるフィンガー状ゲート
（ベース）埋め込み電極である。また５、６は上記ソー
ス、ドレイン領域３，４上に形成されたソース、ドレイ
ン電極、７は基板１上に形成され、上記ゲート埋め込み
電極２と接続されたゲート引き出し電極で、その隣接す
る埋め込み電極２相互間部分にば該電極４と基板１とが
接触しないよう空隙８が形成されているが、この空隙８
は必ずしも必要ではない。
ここでゲート埋め込み電極２はソース・ドレイン領域の
長手方向に沿って０．１〜１０μｍ程度の間隔をおいて
、数百μｍ以上の長さに渡って配列されており、そのゲ
ート長（りは０．１μｍ（１０００人）より小さくなっ
ている。またソース ドレイン電極層３，４の深さは、
その駆動電流が通常の縦方向構造のＰＢＴのものに匹敵
するよう数μｍ以上としている。
長手方向に沿って０．１〜１０μｍ程度の間隔をおいて
、数百μｍ以上の長さに渡って配列されており、そのゲ
ート長（りは０．１μｍ（１０００人）より小さくなっ
ている。またソース ドレイン電極層３，４の深さは、
その駆動電流が通常の縦方向構造のＰＢＴのものに匹敵
するよう数μｍ以上としている。
本実施例のＰ Ｂ Ｔ構造においても主な動作は従来の
Ｐ １３ Ｔと同様であるが、チャネル電流がソースｎ
゛層３−ドレインｎ”層４間を基板厚さ方向と垂直な方
向に流れる点が異なる。
Ｐ １３ Ｔと同様であるが、チャネル電流がソースｎ
゛層３−ドレインｎ”層４間を基板厚さ方向と垂直な方
向に流れる点が異なる。
次に本実施例の透過ベーストランジスタの製造方法につ
いて第３図を用いて説明する。
いて第３図を用いて説明する。
まず、半絶縁性Ｇ ａ Ａ、 ｓ基板１００全面に第１
の絶縁層を形成し、第１のレジスト膜９によりパターン
ニングしてソース、ドレインｎ゛層形成用の絶縁膜パタ
ーン１０を形成する。ここでの該パターン１０の幅はソ
ース・ドレインｎ゛形層３４の間隔が０．１μｍ以下程
度となるよう設定する（第３図（ａ））。
の絶縁層を形成し、第１のレジスト膜９によりパターン
ニングしてソース、ドレインｎ゛層形成用の絶縁膜パタ
ーン１０を形成する。ここでの該パターン１０の幅はソ
ース・ドレインｎ゛形層３４の間隔が０．１μｍ以下程
度となるよう設定する（第３図（ａ））。
次に前記絶縁膜パターン１０をマスクにＧａ△Ｓ基板１
００を選択的に数μｍ以上エツチングする（第３図〔ｂ
））。その後エツチング掘り込み部分Ｉａ内にソース・
ドレインｎ“層３，４をエピタキシャル成長しく第３図
（Ｃ））、続いて上記絶縁膜パターン１０とは異種の第
２の絶縁膜１２を全面に形成しく第３図（ｄ））、パタ
ーン１０を除去して該絶縁膜１２を該ｎ゛エピタキシャ
ル層３．４上に選択的にかつセルファライン的に残す。
００を選択的に数μｍ以上エツチングする（第３図〔ｂ
））。その後エツチング掘り込み部分Ｉａ内にソース・
ドレインｎ“層３，４をエピタキシャル成長しく第３図
（Ｃ））、続いて上記絶縁膜パターン１０とは異種の第
２の絶縁膜１２を全面に形成しく第３図（ｄ））、パタ
ーン１０を除去して該絶縁膜１２を該ｎ゛エピタキシャ
ル層３．４上に選択的にかつセルファライン的に残す。
このように−旦絶縁膜パターン１０を除去した後、上記
第２の絶縁膜１２上にもう一度絶縁膜パターン１０と同
種の第３の絶縁膜２０を形成しく第３図（ｅ））、該絶
縁膜２０をエッチパックしてｎ゛エピタキシヤル層３４
上の絶縁膜１２側壁にサイドウオール１０ａを残し、該
サイドウオール１０ａ間に幅０．１μｍ以下のＧａＡｓ
表面露出部１ｂをセルファライン的に形成する。その後
、第２のレジスト膜１３の形成１パターンニングを行っ
て、この露出部１ｂにこれより大きい開口１３ａを形成
する（第３図（ｆ））。このレジスト膜１３のパターン
は第３図（ｉ）に示すように空隙８を形成するための空
隙用パターン部１３ｂが形成されている。
第２の絶縁膜１２上にもう一度絶縁膜パターン１０と同
種の第３の絶縁膜２０を形成しく第３図（ｅ））、該絶
縁膜２０をエッチパックしてｎ゛エピタキシヤル層３４
上の絶縁膜１２側壁にサイドウオール１０ａを残し、該
サイドウオール１０ａ間に幅０．１μｍ以下のＧａＡｓ
表面露出部１ｂをセルファライン的に形成する。その後
、第２のレジスト膜１３の形成１パターンニングを行っ
て、この露出部１ｂにこれより大きい開口１３ａを形成
する（第３図（ｆ））。このレジスト膜１３のパターン
は第３図（ｉ）に示すように空隙８を形成するための空
隙用パターン部１３ｂが形成されている。
ざらにゲーＩ〜埋め込み用の領域であるＧａＡｓ露出部
分１ｂをエツチングして深さ数μｍ以上のエツチング掘
込み部ＩＣを形成し、該堀込み部ＩＣにエビクキシャル
成長５スパッタあるいは茎着等によりゲー１− （ベー
ス）金属１５を選択的に埋め込む。その後、続けてゲー
ト引出し電極用金属７をレジスト膜１３をマスクとして
スバンタあるいは蒸着により形成しく第３図（ｇ））、
最後に第２の絶縁膜１２及びサイドウオール２０ａを除
去した後、ソース・ドレイン電極５，６を蒸着により形
成する（第３図０１））。
分１ｂをエツチングして深さ数μｍ以上のエツチング掘
込み部ＩＣを形成し、該堀込み部ＩＣにエビクキシャル
成長５スパッタあるいは茎着等によりゲー１− （ベー
ス）金属１５を選択的に埋め込む。その後、続けてゲー
ト引出し電極用金属７をレジスト膜１３をマスクとして
スバンタあるいは蒸着により形成しく第３図（ｇ））、
最後に第２の絶縁膜１２及びサイドウオール２０ａを除
去した後、ソース・ドレイン電極５，６を蒸着により形
成する（第３図０１））。
このように本実施例のＰＢＴでは、従来の縦型ＰＢＴと
比べて、チャネル電流が基板厚さ方向と平行となるよう
ソース、トレイン領域３．４及びゲート埋め込み電極２
を配置した点以外に木質的な差はないが、このような配
置としたことにより、デー１〜埋め込み電極２を基板１
００の堀込み溝内に形成することが可能となり、つまり
チャネル層としてゲート埋め込み電極上のエビタギシャ
ル層ではなく半絶縁性バルク結晶基板を用いることがＯ でき、ゲート上にエピタキシャル成長を行ってチャネル
層を形成する必要がなくなる。この結果ゲート付近の結
晶性の悪化の問題はなくなり、エピタキシャル成長によ
る特性劣化をなくして、より高性能なＰＢＴ、即ち高耐
圧化、あるいはバリステインク伝導が生じやすい等の性
能の得られるＰＢＴを実現することができる。
比べて、チャネル電流が基板厚さ方向と平行となるよう
ソース、トレイン領域３．４及びゲート埋め込み電極２
を配置した点以外に木質的な差はないが、このような配
置としたことにより、デー１〜埋め込み電極２を基板１
００の堀込み溝内に形成することが可能となり、つまり
チャネル層としてゲート埋め込み電極上のエビタギシャ
ル層ではなく半絶縁性バルク結晶基板を用いることがＯ でき、ゲート上にエピタキシャル成長を行ってチャネル
層を形成する必要がなくなる。この結果ゲート付近の結
晶性の悪化の問題はなくなり、エピタキシャル成長によ
る特性劣化をなくして、より高性能なＰＢＴ、即ち高耐
圧化、あるいはバリステインク伝導が生じやすい等の性
能の得られるＰＢＴを実現することができる。
またドレイン層とゲート電極とは所定距離を離して水平
方向に配列されているため、ゲート電極とドレイン電極
の分離不良を回避することができ、ＰＢＴ構造作製の各
種制御性を向上させることができる。
方向に配列されているため、ゲート電極とドレイン電極
の分離不良を回避することができ、ＰＢＴ構造作製の各
種制御性を向上させることができる。
さらに横型構造なので、ＦＥＴプロセスとの整合が可能
で、ｒ Ｃ上でＦＥＴと共存できる可能性が高いという
効果がある。
で、ｒ Ｃ上でＦＥＴと共存できる可能性が高いという
効果がある。
なお、上記実施例では、ゲーＩ〜埋め込み金属を形成し
た後ゲート引出し電極を形成したが、ゲート引出し電極
はゲート埋め込み金属の形成の際、これと同時にエピタ
キシャル成長により形成してもよい。またトランジスタ
を構成する基板はＧａＡｓに限らず、他の高移動度を有
するＩ［ｌ−Ｖ系化合物（ＩｎＰ、ＩｎＧａＡ、ｓ等）
、あるいはＳｉを用いてもよく、さらにトランジスタを
構成する半導体層として上記基板の代わりに該基板上に
形成した不純物濃度が１０１４ｃｍ−３以下と小さいエ
ビタギシャル層を用いてもよい。
た後ゲート引出し電極を形成したが、ゲート引出し電極
はゲート埋め込み金属の形成の際、これと同時にエピタ
キシャル成長により形成してもよい。またトランジスタ
を構成する基板はＧａＡｓに限らず、他の高移動度を有
するＩ［ｌ−Ｖ系化合物（ＩｎＰ、ＩｎＧａＡ、ｓ等）
、あるいはＳｉを用いてもよく、さらにトランジスタを
構成する半導体層として上記基板の代わりに該基板上に
形成した不純物濃度が１０１４ｃｍ−３以下と小さいエ
ビタギシャル層を用いてもよい。
さらにまたソース・ドレイン層及びゲートの平面配置パ
ターンは第１図（Ａ）に示すものに限るものではなく、
例えば第４図に示すようにこれらを同軸上に配置しても
よい。第４図において４，３はそれぞれ同軸状に半絶縁
性半導体基板１００内に配置されたドレイン及びソース
ｎ゛形領域、２は該両領域間にこれらの領域に沿って配
列されたゲート埋め込み電極、５，６はそれぞれソース
、ドレイン電極であり、この場合も」−記実施例と同様
な効果がある。
ターンは第１図（Ａ）に示すものに限るものではなく、
例えば第４図に示すようにこれらを同軸上に配置しても
よい。第４図において４，３はそれぞれ同軸状に半絶縁
性半導体基板１００内に配置されたドレイン及びソース
ｎ゛形領域、２は該両領域間にこれらの領域に沿って配
列されたゲート埋め込み電極、５，６はそれぞれソース
、ドレイン電極であり、この場合も」−記実施例と同様
な効果がある。
以上のように、この発明に係る透過トランジスタによれ
ば、動作電流、つまりチャネル電流が基板厚さ方向に対
して垂直な方向に流れるよう、ソ一ス、ドレイン層及び
ゲート電極を配設したので、ゲート（ベース）埋め込み
電極上へのチャネル層のエピタキシャル成長を不要とで
き、これによりチャネル層の結晶特性の劣化を回避でき
、高耐圧でパリスティック伝導性に優れた、より高性能
なＰＢＴが実現できる効果がある。
ば、動作電流、つまりチャネル電流が基板厚さ方向に対
して垂直な方向に流れるよう、ソ一ス、ドレイン層及び
ゲート電極を配設したので、ゲート（ベース）埋め込み
電極上へのチャネル層のエピタキシャル成長を不要とで
き、これによりチャネル層の結晶特性の劣化を回避でき
、高耐圧でパリスティック伝導性に優れた、より高性能
なＰＢＴが実現できる効果がある。
第１図はこの発明の一実施例による横型Ｐ’ＢＴを説明
するだめの図、第２図は従来のＰＢＴ構造を示す図、第
３図は本発明の横型ＰＢＴの製造方法をその工程順に示
す断面図、第４図は本発明の他の実施例による横型ＰＢ
Ｔを示す図である。 １００・・・半絶縁性ＧａＡｓ基板、■・・・チャネル
層、２・・・ゲート（ベース）埋め込み電極、３・・・
ソース用ｎ°層、４・・・ドレイン用ｎ゛層、５・・・
ソース電極、６・・・トレイン電極、７・・・ゲート（
ベース）引き出し電極、８・・・空隙、９．１３・・・
第１．第２のレジスト膜、ＩＯ・・・絶縁膜パターン、
１２．２０・・・第２．第３の絶縁膜、１３・・・レジ
スト、２０ａ・・・サイドウオール。 なお図中同一符号は同−又は相当部分を示す。 ■ Ｎ （”： ＼ｊ ○ 平成 １年ｔＯ月、ｊＯ口 許 庁 長 官 殿 ■。 事件の表示 特願平 １−１１７６９４号 発明の名称 透過・＼−ストランシスタ ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号住所 大阪市淀用区宮原４丁１１１番４５号 ５、補正の対象 明細書の発明の詳細な説明の欄、及び図面の簡単な説明
の欄 ６、補正の内容 （１）明細書第３頁第２０行〜第４頁第１行の［ＧａＡ
ｓ等の〜化合物半導体では］を１キヤリア（電子）の平
均自由行程長と同程度になってくることにより」に訂正
する。 （２）同第６頁第１１行の「ゲート電極と」を「第１に
ゲート電極と」に訂正する。 （３） 同第６頁第１４行の「ことができる。」の後
に以下の文章を挿入する。 「第２に電極所要面積が小さくできるので、集積化に有
利である。」 （４）同第７頁第１４行の「該電極４」を「該電極３．
４」に訂正する。 （５）同第８頁第１６行の「０．１μｍ」を「１．０μ
ｍ」に訂正する。 （６）同第９頁第１２行のｒｌｏａＪをｒ２０ａＪに訂
正する。 （７）同第１０頁第５行の１金属１５」を「金属２」に
訂正する。 （８）同第１１頁第９行の「ゲート電極」を１従来の縦
方向ＰＢＴ構造において懸念されたエビ層垂直方向に発
生するゲート電極」に訂正する。 （９） 同第１１頁第１０行の「ドレイン電極」を１
ソース、ドレイン電極」に訂正する。 ００）同第１２頁第１８行〜第１９行の「透過トランジ
スタ」を「透過ベーストランジスタ」に訂正する。 ００ 同第１３頁第１９行の１１３・・・レジスト、」
を削除する。 以 上
するだめの図、第２図は従来のＰＢＴ構造を示す図、第
３図は本発明の横型ＰＢＴの製造方法をその工程順に示
す断面図、第４図は本発明の他の実施例による横型ＰＢ
Ｔを示す図である。 １００・・・半絶縁性ＧａＡｓ基板、■・・・チャネル
層、２・・・ゲート（ベース）埋め込み電極、３・・・
ソース用ｎ°層、４・・・ドレイン用ｎ゛層、５・・・
ソース電極、６・・・トレイン電極、７・・・ゲート（
ベース）引き出し電極、８・・・空隙、９．１３・・・
第１．第２のレジスト膜、ＩＯ・・・絶縁膜パターン、
１２．２０・・・第２．第３の絶縁膜、１３・・・レジ
スト、２０ａ・・・サイドウオール。 なお図中同一符号は同−又は相当部分を示す。 ■ Ｎ （”： ＼ｊ ○ 平成 １年ｔＯ月、ｊＯ口 許 庁 長 官 殿 ■。 事件の表示 特願平 １−１１７６９４号 発明の名称 透過・＼−ストランシスタ ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号住所 大阪市淀用区宮原４丁１１１番４５号 ５、補正の対象 明細書の発明の詳細な説明の欄、及び図面の簡単な説明
の欄 ６、補正の内容 （１）明細書第３頁第２０行〜第４頁第１行の［ＧａＡ
ｓ等の〜化合物半導体では］を１キヤリア（電子）の平
均自由行程長と同程度になってくることにより」に訂正
する。 （２）同第６頁第１１行の「ゲート電極と」を「第１に
ゲート電極と」に訂正する。 （３） 同第６頁第１４行の「ことができる。」の後
に以下の文章を挿入する。 「第２に電極所要面積が小さくできるので、集積化に有
利である。」 （４）同第７頁第１４行の「該電極４」を「該電極３．
４」に訂正する。 （５）同第８頁第１６行の「０．１μｍ」を「１．０μ
ｍ」に訂正する。 （６）同第９頁第１２行のｒｌｏａＪをｒ２０ａＪに訂
正する。 （７）同第１０頁第５行の１金属１５」を「金属２」に
訂正する。 （８）同第１１頁第９行の「ゲート電極」を１従来の縦
方向ＰＢＴ構造において懸念されたエビ層垂直方向に発
生するゲート電極」に訂正する。 （９） 同第１１頁第１０行の「ドレイン電極」を１
ソース、ドレイン電極」に訂正する。 ００）同第１２頁第１８行〜第１９行の「透過トランジ
スタ」を「透過ベーストランジスタ」に訂正する。 ００ 同第１３頁第１９行の１１３・・・レジスト、」
を削除する。 以 上
Claims (1)
- （１）半絶縁性半導体層内部に対向して配設されたソー
ス領域及びドレイン領域と、該両領域間に配置され、電
流貫通開口を持つゲート電極とを有し、チャネル電流が
上記ゲート電極を貫通して流れる透過ベーストランジス
タにおいて、 上記チャネル電流の方向が基板厚さ方向と垂直となるよ
う、ソース、ドレイン領域及びゲート電極を配列したこ
とを特徴とする透過ベーストランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117694A JPH02296372A (ja) | 1989-05-10 | 1989-05-10 | 透過ベーストランジスタ |
| US07/463,478 US5057883A (en) | 1989-05-10 | 1990-01-11 | Permeable base transistor with gate fingers |
| DE4015067A DE4015067C2 (de) | 1989-05-10 | 1990-05-10 | Transistor mit permeabler Basis |
| FR909005819A FR2646963B1 (fr) | 1989-05-10 | 1990-05-10 | Structure d'un transistor a base permeable et son procede de fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117694A JPH02296372A (ja) | 1989-05-10 | 1989-05-10 | 透過ベーストランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02296372A true JPH02296372A (ja) | 1990-12-06 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP1117694A Pending JPH02296372A (ja) | 1989-05-10 | 1989-05-10 | 透過ベーストランジスタ |
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-
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- 1989-05-10 JP JP1117694A patent/JPH02296372A/ja active Pending
-
1990
- 1990-01-11 US US07/463,478 patent/US5057883A/en not_active Expired - Fee Related
- 1990-05-10 DE DE4015067A patent/DE4015067C2/de not_active Expired - Fee Related
- 1990-05-10 FR FR909005819A patent/FR2646963B1/fr not_active Expired - Lifetime
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| DE4015067A1 (de) | 1990-11-22 |
| US5057883A (en) | 1991-10-15 |
| FR2646963B1 (fr) | 1992-05-15 |
| DE4015067C2 (de) | 1994-06-09 |
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