JPH02297653A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理に利用する。本発明は情報処理に右け
るプロセッサなどによるデータ転送の高速化に関する。

〔概要〕

本発明はデータ転送処理を行うプロセッサを備えた情報
処理装置において、 データ転送時のプロセッサのライトサイクルを検出して
そのライトサイクルをカウントするハードウェアを別に
設けることにより、 データ転送を高速化できるようにしたものである。

〔従来の技術〕

情報処理ではデータの転送は頻繁に行われ、データの転
送を高速化することは情報処理の性能を向上させること
につながる。

従来、プロセッサなどによるデ−タ転送時理３図に示す
ような処理手順で行っていた。この処理手順はアドレス
レジスタＡｍの指しているアドレスからｃｏｕｎｔ分の
データをアドレスレジスタＡｎの指しているアドレスへ
データ転送することを目的とするもので、まずＡｍの指
しているアドレスの内容をＡｎの指しているアドレスへ
データ転送し、そのあとＡｍの値とＡｎの値をインクリ
メントシ（ステップ２０１）、次にｃｏｕｎｔを１減ら
しくステップ２０１）、ｃｏｕｎｔが０でなければステ
ップ２０１へ戻り、ｃｏｕｎｔがＯならばデータ転送が
終了しているので処理を終了する（ステップ２０３）。

（第４図中（Ａｍ）＋の＋はポストインクリメントを意
味する）。

一般に、データの転送単位は１バイト、２バイト、ある
いは４バイトであり、転送単位によってインクリメント
する値は異なる。すなわち、１バイトならばインクリメ
ントする値は１であり、２バイトならば２．４バイトな
らば４である。

第４図はこの処理を概念的に示したもので、メモリ空間
を示しており、Ａｍの指しているアドレスからｃｏｕｎ
ｔ分のデータをＡｎの指しているアドレスへ転送するこ
とを示している。

〔発明が解決しようとする問題点〕

上述した従来のデータ転送では、データを転送するたび
にソフトウェアでカウントを１減らし終了条件を判定し
ているためにデータ転送を高速化できない欠点がある。

本発明はこのような欠点を除去するもので、データ転送
を高速化できる装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、データ転送処理を実行するプロセッサを備え
た情報処理装置にふいて、前記プロセッサからのライト
サイクルを検出する手段と、この検出する手段により検
出されたライトサイクルを設定値までカウントしたとき
に前記プロセッサに通知するカウンタと、このカウンタ
をイネーブルにするカウンタイネーブルレジスタと、前
記カウンタおよび前記カウンタイネーブルレジスタを前
記プロセッサからアクセス可能にするアドレスデコーダ
とを上記プロセッサとは別にハードウェア回路として設
けたことを特徴とする。

〔作用〕

データ転送の処理では、カウンタにカウント数を設定し
、カウンタイネーブルレジスタに１を書き込み、カウン
タをイネーブルにする。その後ライトサイクルがあるた
びに一つずつカウントダウンする。次に転送元アドレス
から転送先アドレスにデータを転送し、両方のアドレス
値をインクリメントしこの処理を繰り返す。必要なデー
タ転送が行われて、さらにもう一度データ転送を行おう
としたときカウンタはアンダフローとなりプロセッサに
対してバスエラー信号を出力する。

バスエラー信号がプロセッサに送出されると、データ転
送は中断してバスエラー処理を実行する。

このバスエラー処理では、真のバスエラーなのかカウン
タアンダフローによるものかが判断され、バスエラーで
あればバスエラー処理が行われ、カウンタアンダフロー
であればカウンタイネーブルレジスタをクリアしてデー
タ転送を行っていた処理へ制御を戻す。

このようにデータ転送時のライトサイクルをプロセッサ
とは別のバードウ°エアで検出しかつライトサイクルを
カウントすることにより、データ転送を高速化すること
ができる。

〔実施例〕

次に、本発明実施例を図面に基づいて説明する。

第１図は本発明実施例の構成を示すブロック図である。

本発明実施例は、データ転送処理を実行するプロセッサ
１０１を備えた情報処理装置に、プロセッサ１０１から
のライトサイクルを検出する論理和回路１０５と、この
論理和回路１０５により検出され通知されたライトサイ
クルを設定値までカウントしたときにプロセッサ１０１
に通知するカウンタ１０３と、このカウンタ１０３をイ
ネーブルにするカウンタイネーブルレジスタ１０４と、
カウンタ１０１およびカウンタイネーブルレジスタ１０
４をプロセッサ１０１からアクセス可能にするアドレス
デコーダ１０２とをプロセッサ１０１　とは別にハード
ウェア回路として設ける。

カウンタ１０３はプロセッサ１０１のライトサイクルが
起こるたびにカウントダウンし、アンダフローするとカ
ウンタとしてディスエーブルとなる。

フロセッサ１０１　はアドレスバス１０６．７’−タバ
ス１０７．０のときアドレスバスが有効となるアドレス
ストローブ信号線１０８、リードのとき１、ライトのと
き０を示すリード・ライト信号線１０９、およびプロセ
ッサ１０１へのアクノリッジ信号を送出するアクノリッ
ジ信号線などを含む制御線１１０に接続される。

７）’Ｌ／スデコータ１０２はアドレスバス１０６、ア
ドレスストローブ信号線１０８、制御線１１０に接続さ
れ、さらにプロセッサ１０１がカウンタイネーブルレジ
スタ１０４をアクセスするときに有効になるレジスタセ
レクト信号線１１１を介してカウンタイネーブルレジス
タ１０４に接続され、プロセッサ１０１がカウンタ１０
３をアクセスするときに有効になるカウンタセレクト信
号線１１２を介してカウンタ１０３に接続される。

カウンタ１０３　はデータバス１０７、リード・ライト
信号線１０９に接続され、さらにイネーブル信号線１１
３を介してカウンタイネーブルレジスタ１０４に接続さ
れ、プロセッサのライトサイクル時０となりそれ以外の
ときは１となることによってカウンタ１０３へのクロッ
クを送る信号線１１４を介して論理和回路１０５に接続
され、プロセッサ１０１によって設定されたカウントを
越える（ダウンカウンタを想定しているために実際には
アンダフローする）とカウント分だけデータが転送され
、終了を通、知するためにプロセッサ１０１のバスエラ
ーへ出力する信号線（カウント分のデータ転送が終了し
たことを通知する信号線）１１５を介してプロセッサ１
０１に接続される。

カウンタイネーブルレジスタ１０４はデータバス１０７
、およびリード・ライト信号線１０９に接続され、論理
和回路１０５はアドレスストローブ信号線１０８、およ
びリード・ライト信号線１０９に接続される。

次に、このように構成された本発明実施例の動作につい
て説明する。その動作は従来例と同様第３図に示すよう
にアドレスレジスタＡｍの指しているアドレスからｃｏ
ｕｎｔ分のデータをアドレスレジスタＡｎの指している
アドレスへデータを転送する処理を行う。

第２図（ａ）は本発明実施例のデータ転送の処理の流れ
を示す流れ図である。まず、カウンタ１０３にＪラント
数を設定し、カウンタイネーブルレジスタ１０４に１を
書き込んでカウンタ１０３をイネーブルにする。以後カ
ウンタ１０３　はライトサイクルがあるたびに一つずつ
カウントダウンする（ステップ４Ｇ１）。

次に、アドレスレジスタＡｍの指しているアドレスの内
容をアドレスレジスタＡｎの指しているアドレスへデー
タを転送し、そのあとＡｍの値とＡｎの値をインクリメ
ントする（ステップ４０２）。

その後はこの処理を繰り返す。

第３図に示す従来例の処理の流れ図ではソフトウェアで
カウントダウンし０かどうかを判定してジャンプしてい
たが、第２図（ａ）ではステップ４０２で無条件ジャン
プするようになっている。そのかわりハードウェアでカ
ウントするためにステップ４０１でカウンタ１０３にカ
ウント数を設定し、カウンタ１０３をイネーブルにして
いる。

次にステップ４０２でのハードウェアの動作を説明する
。カウンタ１０３はイネーブル状態であるので、ライト
サイクルが起こるたびに（Ａｍの指すアドレスの内容が
、Ａｎの指すアドレスへ転送されるたびに）カウントダ
ウンされ、ステップ４０２でこのループが続く。必要な
データ転送がステップ４０２で行われて、さらにもう一
度データ転送を行おうとしたとき、カウンタ１０３はア
ンダフローとなり、プロセッサ１０１に対してバスエラ
ー信号を出力する。

すなわち、必要なデータ転送が終了してもステップ４０
２はさらにデータ転送を行おうとするために、それをカ
ウンタ１０３で阻止する。このときカウンタ１０３はア
ンダフローのままディスエーブルとなる。

第２図（５）はバスエラー処理ルーチンでカウント分の
データ転送が行われた後信号１１５がプロセッサ１０１
のバスエラーに入ったときに行う処理の流れを示す流れ
図である。バスエラーがプロセッサ１０１　に入ると、
先のデータ転送は中断してバスエラー処理ルーチンにプ
ロセッサ１０１の制御が移る。

このときデータ転送を行おうとした命令のアドレスがス
タックに退避されるのは通常の処理どおりである。

バスエラー処理ルーチンでは、まず本当のバスエラーな
のか、カウンタアンダフローによるものなのかを調べる
（ステップ４０３）。もしカウンタアンダフローでなけ
れば真のバスエラーであるためバスエラ一時の処理を行
う（ステップ４０４）。ここでは通常のバスエラー処理
であるステップ４０４については言及を省略する。カウ
ンタアンダフローであれば、カウンタイネーブルレジス
タ１０４をクリアする（ステップ４０５）。これは次に
データ転送するときにカウンタをイネーブルにすること
ができるようにするために行う。

データ転送を行おうとしたいた命令のアドレスはスタッ
クに退避しである。すでに必要なデータは転送されてい
るのでこの命令自体は実行してはならない命令である。

したがって、この命令の次の命令に戻るように退避しで
ある命令のアドレスの次ヘジャンブする（ステップ４０
６）。

〔発明の効果〕

以上説明したように本発明によれば、データ転送時のラ
イトサイクルを検出してハードウェアでそのライトサイ
クルをカウントすることにより、わずかなハードウェア
の増加でデータ転送を高速化できる効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック図。 第２図（ａ）およびら）は本発明実施例におけるデータ
転送の流れを示す流れ図。 第３図は従来例におけるデータ転送の流れを示す流れ図
。 第４図はデータ転送例の概念を示す図。 １０１・・・プロセッサ、１０２・・・アドレスデコー
ダ、１０３・・・カウンタ、１０４・・・カウンタイネ
ーブルレジスタ、１０５・・・論理和回路、１０６・・
・アドレスバス、１０７・・・データバス、１０８・・
・アドレスストローブ信号線、１０９・・・リード・ラ
イト信号線、１１０・・・その他の制御線、１１１・・
・レジスタセレクト信号線、１１２・・・カウンタセレ
クト信号線、１１３・・・カウンタイネーブル信号線、
１１４・・・カウンタへのクロック信号線、１１５・・
・カウント分のデータ転送が終了したことを通知する信
号線。

Claims (1)

1. 【特許請求の範囲】 １、データ転送処理を実行するプロセッサを備えた情報
   処理装置において、 前記プロセッサからのライトサイクルを検出する手段と
   、 この検出する手段により検出されたライトサイクルを設
   定値までカウントしたときに前記プロセッサに通知する
   カウンタと、 このカウンタをイネーブルにするカウンタイネーブルレ
   ジスタと、 前記カウンタおよび前記カウンタイネーブルレジスタを
   前記プロセッサからアクセス可能にするアドレスデコー
   ダと を上記プロセッサとは別にハードウェア回路として設け
   たことを特徴とする情報処理装置。