JPH02299489A

JPH02299489A - サーボ回路

Info

Publication number: JPH02299489A
Application number: JP2051153A
Authority: JP
Inventors: Tadahiko Nakamura; 忠彦中村; Kenji Nakano; 中野　健次
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-03-02
Filing date: 1990-03-02
Publication date: 1990-12-11
Also published as: JPH0548076B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はサーボ回路、特にディジタル型サーボ回路のデ
ィジタル誤差検出器（カウンタ）の出力をパルス幅変調
（以下ＰＷＭと略記する）する方式の改良に関する。

ＶＴＲ等のドラムサーボ系において誤差検出されたディ
ジタル情報は最終的にサーボモータの駆動信号としてフ
ィードバックしてアナログ量に変換する必要がある。こ
のためディジタル誤差検出器の出力情報をアナログ量に
変換するＤ−Ａ変換方式としてＰＷＭが最適である。

而してこの場合、ＶＴＲのドラム駆動用モータについて
考えてみるとモータ速度の検出信号は例えば１回転毎に
６回発生するＰＧ間信号となるので、３０Ｘ６＝１８０
Ｈｚ毎に検出される信号を基準信号と比較し、変調する
ことにより誤差検出器の出力情報がつくられ、これがＰ
ＷＭの信号に変換される。このとき問題となるのはＰＷ
Ｍ信号の周期であって、１８〇七毎に“１”と“０″と
の比の変化としてＰＷＭが行われると、ＰＷＭ信号を低
域濾波器を介してモータに与える場合、この低域濾波器
による位相等のために、サーボ系としては大きな位相遅
れを有することになるので、大変好ましくない。

従ってモータ速度の検出は１８０Ｈｚ毎であるとしても
そのＤ−Ａ変換におけるＰＷＭ周期は早ければ早い程サ
ーボ系としては好ましいことになる。

しかるにＰＷＭとは“１”と“０″との比で信号を変調
する訳であるから、この比を決める最小ユニット時間が
問題であって、°これがＤ−Ａ変換器の量子化誤差にな
る。

例えば、今、モータ電圧として６０ｄｂのダイナミック
・レンジが必要だとすると、ＰＷＭ周期を５６ＫＨｚと
して最小ユニット時間はｓ　６　ｘ１０２４（６０ｄｂ
）　４５６　ＭＨｚということになって、これはＰＷＭ
信号を作るカウンタの速度としては非常に早いので好ま
しくない。

一方６０ｄｂの分解能というのは１８０七に対する６０
ｄｂの分解能と考えてよいから、５６ＫＨｚというＰＷ
Ｍ周期に対しては３２ｄｂ（ユニット時間３．５８ＭＨ
ｚ）として残りの１８ｄｂ分はＰＷＭ周期を更に時分割
すれば、いずれの要求をもカバーできることがわかる。

本発明はかかる事由に鑑みて実用上問題ないユニット時
間にＰＷＭを行いながら°なおかつ充分の分解能が得ら
れるＰＷＭ’方式を提供せんとするもので、ディシセタ
ルサーボ回路の誤差検出器の出力をＰＷＭで作る場合に
、ＰＷＭ周期自体は充分早く、一方サーボ駆動回路の要
求を満足せしめるべく量子化誤差として現われるダイナ
ミック・レンジは充分に広く、しかもＰＷＭ周期中にお
ける量子化（ユニット時間）は実用上問題ない位に選定
できるようにするために、モータの速度及び位相誤差信
号のフィードバック周期を充分大きなブロックにわける
と共にそのブロック毎にＰＷＭの１ビット分の変調を行
うようにし、この変調はブロック中のＰＷＭ信号にでき
るだけ均等に行うか、或いはブロックの特定のものに着
目してそこに数ビット分の変調をまとめて行うことを特
徴とする。

以下まず本発明の対象とするサーボ回路について図面を
参照して説明する。

一般に、駆動モータに対してサーボをかける必要のある
機器（例えば、ＶＴＲ）において、最も普通に使用され
ている回路方式は、基準信号（或いは被制御信号）より
ランプ電圧を発生し、被制御信号（或いは基準信号）で
、その傾斜電圧をサンプリングホールドして、制御対象
モータの端子電圧とする方法である。

第１図はこのような従来のサーボ方式のブロック回路図
で、１０はモータ１２の回転を表すタコパルスを受ける
ための端子で、第２図ｇに示されるこのタコパルス即ち
被制御信号ＰＧ（制御対象１２より発生する信号で、Ｖ
ＴＲの場合は回転するヘッドドラムに取付けられたマグ
ネットと固定して置かれたコイルとにより得られるが、
勿論周波数発電機ＦＧからの信号でもよい。）は波形成
形回路１４で波形成形され、次いで第１のモノマルチ１
６、第２のモノマルチ１８に与えられる。

これらモノマルチ１６．１８及び後述するモノマルチ２
８は、ＰＧコイルやマグネットの取付位置を制約させな
いようまたその取付精度を厳密化させないよう更に制御
しきれないサーボの残留誤差を補正する等の目的で設け
られる。第２図すは第１のモノマルチ１６の出力波形、
第２図ｇは第２のモノマルチ１８及びランプ電圧発生回
路２０を経た後の出力波形を示す、第１図の２６は基準
信号発生回路であり、この基準信号は制御対象１２を正
しい速度あるいは一定の回転位相関係にするために必要
なもので、通常水晶発振器、ライン電源周波数源等より
なってもよい、第２図ｇはこの基準信号として例えばＶ
同期波形を示す。２８は上述したモノマルチ、３ｏはサ
ンプリングパルス発生回路でそれぞれの出力波形は第２
図ｇ及びｆに示されている。サンプリングパルス発生回
路３０からのサンプリングパルスは回路部分３２で第２
図ｇ及びｆに示すようにランプ電圧発生回路２０のラン
プ部分をサンプリングする。第２図ｇは被サンプリング
電圧がホールド回路２２及びモータ駆動増幅器２４を介
してモータ１２に与えられる際のモータ電圧を示す。附
与電圧Ｅ工、Ｅ２との差電圧レベルΔＥはサーボ誤差電
圧を示す。

このようなランプ電圧をサンプリングして誤差を発生す
るサーボ方式に対してディジタル型の誤差検出器がある
。このディジタル型誤差検出器の構成方法には、幾つか
の方法が考えられ、すでに知られているものもある。こ
のディジタル型誤差検出器の原理を第３図のタイミング
チャートに関連して以下に説明する被制御信号たるＰＧ
倍信号第３図ｇ）と基準信号たるＶ同期信号との間の時
間間隔（第３図ｇのＩｔ　Ｉ　Ｉｔの期間）をある一定
値に保つのがサーボの目的であるから、ディジタル型に
おいてはこの時間間隔Ｔを充分に速いクロックでカウン
トし、そのカウント結果により目的数に対して小さいか
大きいかの判定を行う。第３図においては時間間隔Ｔの
間で第３図ｄの如くカウンタクロックを発生させ、この
クロック数をＮビットからなるカウンタがカウントする
。第３図でｅはカウンタ１ビツト出力ＣＴユ、ｆはカウ
ンタ２ビツト出力ＣＴ２、ｇはカウンタＮビット出力Ｃ
ＴＮを示す。第３図Ｃの（＃　１　ｔｊの終了時っまり
■同期エツジが来た時のカウンタの最上位ビットＣＴＮ
は第３図ｇのように■、■、■のいずれか１つの状態に
なっているはずであり、■はＴの間隔の開きすぎ、■は
最適間隔、■はＴの間隔が狭すぎの状態を示す、これは
目的の時間間隔Ｔになった時に丁度カウンタが一巡して
全て“′Ｏ”となるようにクロックの周波数若しくはカ
ウンタの段数を選んだ結果である。従って、第１図及び
第２図に関連したアナログ方式ではサーボ誤差が直接電
圧値として得られるが、ディジタル方式においてはサー
ボ誤差はカウントの値としてディジタル値で与えられる
。故に、ディジタル値で与えられるサーボ誤差はモータ
に与えられる前に何らかの態様でアナログ電圧に変換さ
れる必要がある。

このようなアナログ電圧に変換する態様としてはＤＡ変
換器を使用する方法とＰＷＭ　（パルス幅変調）を行う
方法とがある。後者の方法は、上述したアナログ方式で
ランプ電圧の中央をサンプリングする時即ちＰＧとＶ同
期の位相関係が最適状態の時、ＰＷＭの１′１”及び“
０”の比即ちデユーティを５０：５０即ち１とするもの
で、フィルタを通って直流電圧化された後はアナログ方
式と同じ値になるように設計する。そして、ディジタル
値で得られた誤差によりこのＰＷＭ“１”、Ｉｔ　Ｏ”
の比を可変してやれば、アナログ方式と全く等価な機能
を行わせることができる。この時に、ＰＷＭの繰り返し
周期は直流電圧化のためのフィルタによる位相遅れを誤
差の発生する周波数に対して無視できる位の値に選ばれ
なければならない。

このようなＰＷＭ方式のディジタル型誤差検出器よりな
るサーボ回路は基本的には全て論理回路で実現できるた
め、１）高精度の制御が達成できる。

２）部分のバラツキによる調整を回避できる。

３）温度及び経時変化がない。

４）高集積化が可能である。

等の利点を有するが、この反面クロックの周波数に起因
する量子化誤差が必ず発生し、結果としてサーボに対し
てはエラー要素となるのでそれが影響しないような設計
をしなければならない。

次に、本発明の対象とするＶＴＲの回転ヘッドドラムサ
ーボ回路を述べるに先立ち、ドラムサーボ本来の役割に
ついて説明する。ＤＣモータを使用してＶＴＲのドラム
サーボを構成する場合、ドラムのビデオヘッドの位置を
特定の基準信号と一定の位相関係を持たせる位相サーボ
が中心となる。

また、当然の事ながら１位相が合うためには速度が一致
している必要があり、同時に速度サーボも必要である。

つまり、ＶＴＲにおいては、速度サーボループは位相サ
ーボをかけるための必要条件的役割とも考えられる。ま
た１位相ロックする際の位相サーボループからの速度可
変に対して大きく速度がずれないように制御し、引き込
みを早くするダンピングとしての役割も持つ。基本的に
定速性が期待できるＡＣモータを使用した場合に、この
速度ループは不要である。第４図にこの位相サーボのタ
イミングチャートを示す、第４図ａはビデオヘッドの位
置を示すＰＧ、第４図すは基準信号であって、例えば記
録信号のＶ同期信号、再生ＣＴＬ同期信号、３０七のク
リスタル周波数源等の基準信号であってもよい１位相サ
ーボはＰＧ信信号上基準信号すの位相のφを一定位相に
維持する。勿論この時の基準信号はＶＴＲの録再モード
のそれぞれで異なるし、トラッキングをドラムで行うか
またキャプスタン送りで行うかによっても変わってくる
。しかしながら第４図の位相φを一定に維持する原則は
同じである。

第５及び６図は上述した原理に従って構成されたＶＴＲ
のドラムサーボの回路図で、特に第５図は速度サーボ部
分、第６図は位相サーボ部分を示す。端子５０及び５２
に与えられるＰＧＡ及びＰＧＢ信号は回転ヘッドドラム
の周囲に等間隔で取付けられた例えば６個のポールピー
スと協働するほぼ１８°離れたビックオフ・コイルから
の２つの回転速度タコパルス情報である。従って、ＰＧ
Ａ及びＰＧＢ信号は回転ヘッドドラム１回転当りそれぞ
れ６個のタコパルスとして生じる。ＰＧＡはＰＧＢに対
して先行するように構成されている。

それぞれのＰＧ倍信号増幅器５１．５３によって増幅さ
れ、増幅されたＰＧＡ信号は速度サーボ用遅延回路５４
によって所定量遅延され、フリップフロップ５６のセッ
ト入力に与えられ、−力増幅されたＰＧＢ信号はフリッ
プフロップ５６のリセット入力に直接与えられる。この
遅延回路５４は、ＰＧＡ及びＰＧＢ信号間の時間長をカ
ウンタで計数しそのカウント値をモータに与える速度指
令電圧に対応させる際に、このカウント操作及び構成の
簡便化のためのものであるため必ずしも必要なものでは
ない。

一方、縦続接続したフリップフロップ５８゜６０が設け
られている。フリップフロップ５８のセット入力は増幅
されたＰＧＢ信号を受け、フリップフロップ６０のセッ
ト入力はフリッププロップ５８の出力を受ける。フリッ
プフロップ６０の出力ＦＦ１１．はこれら２つのフリッ
プフロップ５８゜６０のリセット入力となる。フリップ
フロップ６０のクロック入力ＣＰには後述するタイミン
グ信号Ｔｉがクロック発生カウンタ６２の出力ライン６
２ａから与えられる。

このカウンタ６２ａは例えば３．５８ＭＨｚのクリスタ
ル６４を有し、４つの異なった周波数のタイミングクロ
ック信号を発生する。ライン６２ｂは３．５８ＭＨｚの
クロック＊０を発生し、ライン６２ｃは＊Ｏ／４の周波
数（８９５ＫＨｚ）のクロック＊１を発生し、ライン６
２ｄは＊Ｏ／３２の周波数（１１２に＆）のクロック＊
２を発生する。

出力ライン６２ｂのクロック＊０は例えば１０２４ビツ
ト構成のカウンタ６６のクロック入力ＣＰとして与えら
れる。このカウンタの最大ビット位置あるいはカウンタ
がＯに戻るタイミングを示すＭＳＤ信号は図示したよう
に立下がりビットとして微分回路６８に与えられ、次い
でフリップフロップ７０のリセットパルスとなる。一方
、出力ライン６２ａのタイミングパルスＴｉはフリップ
フロップ７０のセット入力となる。フリップフロップ７
０の出力ＦＦ２はＰＷＭ出力であり、この周期はＴｉク
ロックによって決定され、リセットパルスＭＳＤはデユ
ーティ比即ちモータ７６への付勢電力レベルを決定する
。

フリップフロップ７０のオン・オフ出力は積分器７２で
直流化され、次いでモータ駆動増幅器７４で電力増幅さ
れる。

バッファカウンタ６６は後述する態様でリセットされ、
このリセットするタイミングはＰＷＭ用のフリップフロ
ップ７０のリセット信号のタイミングを変え、従ってモ
ータ付勢電力レベルを変更する。

バッファカウンタ６６のリセットのタイミングは速度検
出カウンタ７８のＭＳＤ出力によって決定される。この
カウンタ７８も上述したバッファカウンタ６６と同様１
０２４ビツト構成のカウンタであってもよい、このカウ
ンタ７８は、ＡＮＤゲート８２でＦＦ、出力によってス
トローブした＊１クロックとＡＮＤゲート８４でＦＦ１
゜出力によってストローブした＊０クロックとＡＮＤゲ
ート８６で後述する位相サーボ部分からのＭＤＦ出力に
よってストローブした×１クロックとをＯＲゲート８８
を介してクロック入力ＣＰで受ける。

また、リセット信号としては増幅されたＰＧＡ信号をＰ
ＧＡ増幅器からＰＧＡ″信号として受ける。

カウンタ７８のＭＳＤ立下がり出力は微分回路９０で微
分され、次いでＡＮＤゲート８０でＦＦＬ、出力と同期
され、その後バッフ７カウンタ６６にリセット入力とし
て与えられる。

第６図は位相サーボ回路部分を示し、その出力はＭＤＦ
信号として第５図の速度回路部分にＡＮＤゲート８６の
ＭＤＦ入力として与えられる。端子１００には１回転ヘ
ッドドラムに固着したポールピースに関連したピックオ
フ装置からの回転ヘッドドラムの回転位相を表すタコパ
ルスＰＧＣが与えられ、−右端子１０２には位相基準た
る基準パルスが与えられる。端子１００のＰＧＣ信号は
増幅器１０４及び遅延回路１０６を介してフリップフロ
ップ１０８のセット入力に接続され、一方、端子１０２
の位相基準パルスはリセット入力に与えられる。即ち、
フリップフロップ１０８の出力は基準位相に対する回転
ヘッドドラムの位相差（固定遅延を含んだ）を示す、こ
のフリップフロップ出力はＡＮＤゲート１１０において
＊２クロックのストローブ信号を与える。

一方、速度制御ループのＦＦ１．出力と同様に同期信号
ＦＦ、□を与える２つの縦続接続したフリップフロップ
１１２，１１４が設けられている。第１のフリップフロ
ップ１１２のセット入力は位相基準パルスを受けること
を除き、この回路構成は速度ループの上述したフリップ
フロップ５８゜６０の回路構成と同じである。

フリップフロップ１１４のＦＦ、１出力はＡＮＤゲート
１１６において×０クロックのストローブ信号として働
＜、ＡＮＤゲート１１０，１１６の出力はＯＲゲート１
１８を介して位相誤差検出カウンタ１２０のクロック入
力として与えられる。

このカウンタ１２０は例えば２５６進カウンタであり、
増幅されたＰＧＣ信号即ち増幅器１０４の出力ＰＧＣ’
　によってリセットされる。カウンタ１２０の立下がり
エツジの形のＭＳＤ出力は微分回路１２２を介してＡＮ
Ｄゲート１２４においてＦＦｏ出力と同期せしめられ、
次いで位相ループ用バッファカウンタ１２６のリセット
入力に与えられる。

カウンタ１２６は例えば２５６進カウンタであり、ＡＮ
Ｄゲート１２８において後述するシフト信号Ｔ　ＳＦＴ
でストローブされた＊１クロックとＡＮＤゲート１３０
でＦ　Ｆ、、信号でストローブされたＸＯクロックをＯ
Ｒゲート１３２を介してクロック入力で受ける。カウン
タ１２６のＭＳＤ立下がりエツジは微分回路１３４で微
分され、この出力パルスはフリップフロップ１３６のリ
セット入力に与えられる。フリップフロップ１３６のセ
ット入力はＰＧＡ’信号を受け、この出力は速度ループ
に与えられるＭＤＦ信号を与える。

上述したＴ’ｓｐτ信号はフリップフロップ１４０、Ａ
ＮＤゲート１４４、例えば２５６進のカウンタ１４２よ
りなる回路によって得られる。フリップフロップ１４０
はそのセット入力にはＰＧＡ’信号が与えられ、リセッ
ト入力にはカウンタ１４２の２５６進のカウント値にな
ったことを表す信号が与えられる。フリップフロップ１
４０のＱ出力はＴ　ＳＦＴ信号を出力し、で出力はカウ
ンタ１４２をリセットする信号を与える。カウンタ１４
２はそのクロック入力でＴ　ＳＦＴ信号でストローブし
た＊１クロックを受ける。

第７図は第５図及び第６図の速度及び位相ループよりな
るディジタルサーボの動作を説明するための波形図であ
り、（ａ）は端子１００に与えられるＰＧＣ信号、（ｂ
）は端子５０に与えられるＰＧＡ信号、（Ｃ）は端子５
２に与えられるＰＧＢ信号、（ｄ）は端子１０２に与え
られる位相基準信号（例えば１／２に分周したＶ同期信
号）である、ＰＧＣ信号はドラム１回転に１つ生じ、従
ってＰＧＣパルス間はドラム１回転の時間をさす。

また、ドラム１回転期間即ちＰＧＣパルス間にはそれぞ
れ６つのＰＧＡ及びＰＧＢパルスが存在する。

（ａ）図は位相ループの動作波形を示し、（ｅ−１）は
遅延回路１０６の出力でＰＧＣパルスの位置で立上がり
、所定量の遅延の後に立ち下がる。

（ｅ−２）はフリップフロップ１０８の出力波形を示す
、即ち、（ｅ−１）の遅延回路出力の立下がりで立上が
り、（ｄ）のＶ同期信号位置で立ち下がる。（ａ−３）
はフリップフロップ１１２の出力の波形を示す、これは
Ｖ同期信号位置で立上がり、タイミング信号Ｔｉの到来
で立ち下がる。

（ｅ−４）はフリップフロップ１１４の出力ＦＦ、１の
波形を示し、フリップフロップ１１２のリセットの時定
でセットされ次のＴｉタイミングパルスの到来でリセッ
トされる。従って、端子１００のＰ　Ｇ　Ｃｔ＜ルスと
端子１０２の位相基準パルスとの位相差に関連した位相
誤差つまりフリップフロップ１０８のパルス期間（ｅ　
−２）は＊２クロックに関連づけられて最初カウンタ１
２０でカウントされ、次いでＦ　Ｆ、１の期間の中間の
×０クロックのカウントの間にカウンタ１２０はＭＳＤ
出力を生じる。つまり１位相誤差量が大きければそれだ
けフリップフロップ１０８の出力期間は長くなり。

×゛２２カウント量くなるため、Ｆ　Ｆ、１期間（Ｔｉ
の周期）での×１カウント量は少になり、このためカウ
ンタ１２０のＭＳＤ出力のタイミングは早くなる。ＡＮ
Ｄゲート１２４はＭＳＤ微分パルスが常にＦ　Ｆ、、の
期間内に生じることを保障するように働く、従って、位
相ループ用バッファカウンタ１２６は位相誤差の大きさ
に応じてリセットタイミングが変化せしめられる０位相
誤差検出カウンタ１２０は各ＰＧＣ信号のタイミングつ
まりヘッドの各回転につき１度の割合でリセットされ。

従って位相ループ用バッファカウンタ１２６は位相誤差
情報即ちＭＦＤ信号をヘッドの各回転当゛す６回の割合
で速度ループに導入する必要がある。

この目的のため、バッファカウンタ１２６のクロック入
力の制御用にＴ　ＳＦＴ信号が使用される。第７図の（
ｆ−４）はこのＴ　ＳＦＴ信号の波形を示す。

このＴ　ＳＦＴパルスは各ＰＧＡパルスの到来により生
じ、Ｔ　ＳＦＴパルスの期間にバッファカウンタ１２６
が１回転することが必要である。即ち、バッファカウン
タ１２６は測定した位相誤差を６回保持するようにされ
る。バッファカウンタ１２６のＭＳＤ出力は位相誤差検
出カウンタ１２０の出力に関連した誤差情報を６回継続
した形でフリップフロップ１３６のリセット入力に供給
される。

故に、フリップフロップ１３６のＭＦＤ出力はＰＧＡ信
号の到来でオンになり、位相誤差を表す期間を持つこと
になる。

第７図の（ｆ−１）は第５図の速度ループのＰＧＡ信号
の遅延回路５４の出力を示し、（ｆ　−２）はフリップ
フロップ５６の出力ＦＦ１を示し、（ｆ　−３）はＭＤ
Ｆ信号を示す、また、第８図は第７図でｇの信号時間位
置を拡大して他の信号をも含ませて示した波形図である
。

第８図（ａ）はＰＧＡ信号、（ｂ）はＰＧＢ信号、（ｃ
）はＰＧＡ信号に応じて立上がり、所定の固有の時間の
後に立ち下がる遅延回路５４の出力、（ｄ）はこの立下
がりに応じてセットされかつＰＧＢ信号に応じてリセッ
トされるフリップフロップ５６の出力ＦＦ□である。（
ｅ）は位相ループからのＭＤＦ信号でありＰＧＡ信号に
より立上がり位相誤差を表す期間を有している。ＰＧＡ
’信号によりリセットされる速度検出カウンタ７８はこ
のＭＤＦ信号期間の間＊１クロックをカウントする。即
ち、位相項はカウンタ７８のカウント値の初期値を変え
ることによって速度ループ中に導入される。（ｆ）はＴ
　ＳＦＴ信号を示し、これは同様にＰＧＡ信号に応じて
立上がり所定の長さ即ち上述したように位相ループ用バ
ッファカウンタ１２６が６回転する目的のために使用さ
れる。

速度検出カウンタ７８は、また信号ＦＦ１の期間の間Ｘ
１クロックをカウントする。上述したようにＦＦ□の期
間は速度項を表している。従って、速度検出カウンタ７
８はＦＦ、信号の立下がり位置で位相及び速度項に対応
した個数のクロックをカウントしたことになる。

第８図（ｇ）はＰＷＭの周期を定めるＴｉ信号を示し、
（ｈ）はＰＷＭ出力発生用のフリップフロップ７０の出
力であるＦＦ、を示す。ＦＦ、はＴｉタイミングパルス
の位置で立上がり位相及び速度項の大きさに応じた期間
の終了で立ち下がる。

（ｉ）はブリップフロップ５８の出力ＦＦ、で。

これはＰＧＢパルスの到来で立上がり、次に時間的に続
（Ｔｉタイミングパルスの生起で立ち下がる。第８図（
ｊ）はＦＦ、の立下がりに応じて立上がりかつ次のＴｉ
タイミングパルスに応じて立ち下がるＦＦ、。信号を示
す、このＦＦ、。信号はＡＮＤゲート８４に与えられ、
クロック＊ＯをストローブしてＯＲゲート８８を介して
速度検出カウンタ７８のクロック入力に＊０クロックを
供給する。ＦＦ、。期間の途中＊０クロックの供給でカ
ウンタ７８がフルアップし、それによりカウンタ７８で
ＭＳＤ立下がりエツジを出力すると、これは速度ループ
用バッファカウンタ６６をリセットする。これはこのバ
ッファカウンタ６６のＭＳＤエツジを生じさせこれによ
りＦＦ、信号の立下がり位置（矢示位置）のタイミング
を決定させる。

以後のＦＦ、の立下がり位置は次のリセットパルスの到
来までバッファカウンタの立下がりに従うことになる。

以上の説明によって第５図、第６図にて示されるディジ
タル型誤差検出器の結果がＰＷＭ波の形で（ＦＦＬ）出
力されることが理解できたと思う。

この例では＊０として３．５８ＭＨｚを使用し、ＰＷＭ
波の周波数はタイミング信号Ｔｉの周波数で約３．５　
ＫＨｚ（ダイナミックレベル６０ｄｂ）である。

この周期をもっと早くしたい場合に本発明が適用される
。

本発明ではカウンタ７８の出力はＭＳＤ出力のみでなく
前ビット内容が取り出される。

即ち第９図が本発明の一実施例であり第５図のカウンタ
７８以後の回路が改良されてＦＦ、に相当する出力がＰ
ＷＭ２として得られている。

即ち端子１５０より入力されるＦＦ１゜パルスの立上が
りのタイミングにおいてカウンタ７８の内容が４ビツト
のレジスタ１６１及び６４進のカウンタ１６２に並列に
入力される。レジスタ１６１にはカウンタ７８の下位４
ビツトがそれぞれＡＮＤゲート１５１〜１５４を介して
入力され、また上位６ビツトはＡＮＤゲート１５５〜１
６０を介してカウンタ１６２に入力される。

更に６４進カウンタ１６３及び４ビツトカウンタ１６４
が設けられ、カウンタ６３よりは先のＴｉの１６倍の周
波数のパルス列Ｔ５を作り出している。またカウンタ１
６２でもクロック＊Ｏを数えているのでＴ、と同じ周波
数のＭＳＢ信号を出し、微分回路１６５を介してフリッ
プフロップ１６６をセットする。

なおりウンタ１６３及び１６４はパルスＦＦ、。

の立ち上がりでリセットされている。カウンタ１６４の
内容はＮａ−Ｎ、と名付けられ、またレジスタ１６１の
内容はＢ０〜Ｂ、と名付けられ、ＡＮＤゲート１６７〜
１７０で論理がとられる。このゲートでは付加ビットの
割振りが行われることになる。この割振られた場所にお
いては×Ｏクロック１つ分のＰＷＭ変調が行われる。そ
のためＤ型のフリップフロップ１７１が設けられている
。タイミング信号Ｔ、は微分回路１７３インバータ１７
５を経てＡＮＤゲート１７７に与えられ、またフリップ
フロップ１７１の出力は微分回路１７２インバータ１７
４を介してアンドゲート１７６に与えられる。またＯＲ
ゲート１８０で集められた付加ビットのデータは直接に
アンドゲート１７６にまたインバータを介してアンドゲ
ート１７７に与えられる。従って付加ビットを付ける時
にはアンドゲート１７６より出力が、また付けない時に
は１７７より出力が得られＯＲゲート１７８を介してフ
リップフロップ１６６をリセットすることになり最終的
に付加ビットが割振られたＰＷＭ波が出力端子１８２よ
り得られる。なお１７９は微分回路である。

第１０図は本発明を理解するためのタイムチャートであ
る。第１０図Ａはタイミング信号ＴｉをまたＢはＴ、を
示す、またＣ１〜Ｃ４はカウンタ１６４の出力Ｎ０〜Ｎ
、を示しＤはＦＦ工。信号を表す、また第１０図のＥ工
〜Ｅ、はレジスタ１６１の内容Ｂ、〜Ｂ、を表しアンド
ゲート１６７〜１７０のロジックに従って付加ビットの
位置が決定される。Ｆ１〜Ｆ、はＢ３〜Ｂ６のコードに
従って付加される付加ビットのタイミングを示し、総計
はＦ５で示されている。ＦＦ１゜のパルスが立つ以前は
８３〜Ｂ、が（１０１１）でＦＦ工。が立ったあとＢ、
〜Ｂ、が（０１０１）に変更、された状態を示す。

付加ビットによりＰＷＭ波が＊Ｏクロックの１クロック
分変調される様子は第１１図でより明らかになる。第１
１図でＡはタイミング信号Ｔ５を示しＢはカウンタ１６
２のＭＳＢ出力、またＣはフリップフロップ１６６の出
力を示す、すなわち、第１１図りに示す付加ビット信号
Ｆ５がない時にはフリップフロップ１６６はタイミング
信号Ｔ。

の立ち下がりでリセットされるが、Ｆｓがある時には第
１１図のＥで示すＸＯクロックの１クロック分遅れてリ
セットされる。かくして各付加ビットによりＰＷＭ波の
修正が行われる。

以上で実施例の説明は理解し得たと思うが本発明の実施
には種々の変型が考えうるちのであり実流側にとられれ
る必要はない。

【図面の簡単な説明】

第１図は従来方式のサーボ回路を示す概略ブロック図、
第２図は第１図の回路の動作波形図、第３図は一般的な
ディジタル型誤差検出器の動作を説明するための波形図
、第４図は本発明の詳細な説明するための位相サーボの
説明図、第５図及び６図は本発明の一実施例のディジタ
ルサーボ回路のブロック図、第７図及び第８図はこの実
施例の動作波形図、第９図は本発明の一実施例を示すブ
ロック図、第１０図及び第１１図はその動作説明用タイ
ミングチャートである。図で６６は速度ループ用バッファカウンタ、７ｏはＰＷ
Ｍ発生用フリップフロップ、７８は速度検出カウンタ、
１４５，１４６は６４進カウンタ、１４７はラッチ回路
、１４８は１６進カウンタ。特許出願人　　　ソニー株式会社代理人　弁理士　　永　１）武　三　部孕３　図第４図

Claims

【特許請求の範囲】

ディジタルサーボ回路の誤差検出器の出力誤差信号のフ
ィードバック周期を充分大きなブロックにわけると共に
そのブロック毎に１ビット分のパルス幅変調を行うよう
にしたことを特徴とするサーボ回路。