JPH0229994A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0229994A JPH0229994A JP1094132A JP9413289A JPH0229994A JP H0229994 A JPH0229994 A JP H0229994A JP 1094132 A JP1094132 A JP 1094132A JP 9413289 A JP9413289 A JP 9413289A JP H0229994 A JPH0229994 A JP H0229994A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はチップ選択信号端子を備えた半導体記憶装置に
関するもので、特にチップ選択信号からのアクセスタイ
ムの高速化をはかった半導体記憶装置に関する。
関するもので、特にチップ選択信号からのアクセスタイ
ムの高速化をはかった半導体記憶装置に関する。
第６図（ａ）は従来の半導体記憶装置のブロック図であ
る。第６図（ｂ）は第６図（ａ）をより詳細に示した図
である。Ｃ８はチップ選択信号であり、この信号がＨレ
ベルのときは非選択状態で記憶回路は待機状態にあり、
内部選択信号ＣＳＡはＨレベルでアドレス人力バッフ７
回路２の動作を禁止し、デコーダ回路４の動作を停止し
てメモリセルの選択線であるワード線およびカラム選択
線のレベルを立下げた状態に保つ。 ＣＴＬは回路の動作制御、信号刃あり、メモリセルアレ
イのデータを伝送するデータ線のプリチャージ回路、イ
コライズ回路５とデータ増幅回路７と出力回路８の動作
を制御する。待機時はこの信号がＨレベルとなりデータ
線のプリチャージ、イコライズを行なうと共に７．８の
動作を停止する。Ｃ３がＨレベルの時はＣＳＢはＨレベ
ルでＣＴＬをＨレベルに保つ、またアドレス信号Ａｉの
変化においても動作が行なわれるようにパルス信号発生
回路３が備わっている。 第７図は選択信号発生回路１とアドレス人力バッフ７回
路２とパルス信号発生回路３の具体的な回路例を示す、
Ｃ５Ａはアドレス信号の入力Ｎ。 Ｒ２０に接続されＨレベルの時にＡｉの変化が回路内部
に伝わらないようにするａ Ａ ｘの変化は３に於いて
信号の立下りと立上りについて検出され各々のアドレス
についてパルス信号ＡＴＤを生成し、全アドレス分の論
理和を行なう、Ｃ５ＢＧｉｌの遅延回路ＤＢを通して信
号の立下りを遅らせてありＬレベルになるとＰチャンネ
ルＭＯＳトランジスタがＯＮＬ、３−２の論理和回路が
動作する。 次に第８図にタイミング図をもとに第６図の回路の動作
を説明する。τ茗がＨレベルからＬレベルに変わるとＣ
ＳＡがＬレベルになりアドレス信号の入力Ｎ０Ｒ２０を
通してアドレス信号Ａｉが内部に伝わる。ＡｉがＬレベ
ルの時は内部のアドレス信号に変化が起こり、ＡＴＤパ
ルスを発生する。ＣＴＬはＡＴＤパルスの終了で立下る
が、Ａｉが全てＨレベルであってＡＴＤパルスが発生し
なくともＣＳＢがＡＴＤパルスの立下りと同時期に遅れ
て立下るためＣＴＬの立下りの時間は変わらない、アド
レス信号はデコーダ回路に送られ選択するメモリセルに
つながるワード線、カラム選択線が立上がる０周知の如
く、ワード線はメモリセルにつながれＲＯＷ方向のメモ
リセルを選択する。カラム選択線は、選択するメモリセ
ルにつながれるデータ線を選択する。そしてメモリセル
の情報がデータ線上に現われ増幅回路と出力回路を通し
て出力端子に出力される。 またＣ５がＬレベルのままＡｉ、が変化するとＡＴＤパ
ルスが発生してＣＴＬはＨレベルになりデータ線のプリ
チャージとイコライズが行なわれ次のアドレスからの読
出しが行なわれる。 〔発明が解決しようとする課題〕 従来の半導体記憶装置は以上のような構成であったため
、アドレス信号がＬレベルの時のＣＳアクセスのタイミ
ングは、Ｃ８が変化してＣＳＡが立下る時にアドレス入
力Ｎ０Ｒ２０の出力が変化する。ＣＳアクセスの場合は
この時点からアクセスが開始されることとなる。一方、
アドレスアクセスの場合、τＳＡは既にＬレベルである
ため、アドレス信号が変化した時点でＮ０Ｒ２０の出力
は変化し、アクセスが開始される。従って、Ｃ３からＣ
ＳＡまで信号が到達するまでの時間だけＣ百アクセスの
方がアドレスアクセスより時間的に遅くなっていた。 τ万アクセスの場合は元々データ線がプリチャージとイ
ボライズされた状態にあって、この状態からアクセスを
開始するものであるため、ワード線とカラム選択線の立
上げの高速化について制約はなく、高速化できればそれ
だけよい。 そこで、−従来例においてＣ３Ｂの立下りを速め、ＡＴ
Ｄパルスの幅を狭め、アドレス人力バッファとデコーダ
回路の動作速度を速めようとすることが考えられる。し
かし、従来例によればＡＴＤパルスを狭めるとＣＴＬの
パルス幅も狭くなる。ところがアドレスアクセスの場合
は、データ線上に前のサイクルのデータが残っているの
で、ＣＴＬによって充分な時間プリチャージ、イコライ
ズしてデータ線をリセット状態にしなければ、次に選択
されたメモリセルに誤まったデータが書込まれて記憶デ
ータが破壊される危険が生ずる。 また、ＣＴＬによりデータ増幅回路や出力回路の動作を
短時間禁止しただけでは、データ線上に十分にデータが
現われないまま増幅回路を動作させることになり雑音に
よる誤動作を起こして、逆にアクセスタイムが遅れるこ
ととなる。 従って、従来例においてはＡＴＤパルスの幅を狭めてＣ
Ｓアクセスを高速化させ、ると、アドレスアクセスの場
合に於いて問題を生じるため、ＡＴＤパルスの幅を狭め
てＣＳアクセスを高速化することができなかった。 本発明は上記の問題点を解決するためになされたもので
、アドレスアクセスの安定した動作を維持しつつ高速な
ＣＳアクセスタイムを実現した半導体記憶装置を提供す
ることを目的とする。 〔課題を解決するための手段〕 （１）本発明の半導体記憶装置はチップ選択信号端子を
備えチップ選択信号に対して遅延をもつ内部選択信号を
発生する選択信号発生回路と、アドレス信号の変化を検
出してパルス信号を発生するパルス発生回路と、前記パ
ルス信号を入力としパルス幅を変換するパルス幅変換回
路を備え、前記パルス幅変換回路は前記内部選択信号が
選択状態にあるとき、前記パルス信号の遅延信号を与え
る第１の論理ゲートと、その出力と前記パルス信号の論
理和を行なう第２の論理ゲートを含むことを特徴とする
。 （２）上記〔１）半導体記憶装置は、選択線制御信号を
発生する選択線制御回路を備え、前記選択線制御回路は
前記内部選択信号が選択状態にあるとき前記パルス信号
を出力する第３の論理ゲートを含み、ワード線あるいは
カラム選択線は前記選択線制御信号によって活性化が制
御されることを特徴とする。 〔実 施 例〕 以下、本発明の実施例を図面を用いて説明する。第１図
は本発明の半導体記憶装置のブロック図を示す、第５図
は第１図の回路動作を説明するタイミング図である。Ｃ
８は半導体記憶装置のチップ選択信号端子から入力され
た信号であり、Ｈレベルの時にチップ非選択状態、Ｌレ
ベルの時にチップ選択状態を示す６選択信号発生回路１
はＣ線制御回路１０に送られる。パルス信号発生回路３
の出力ＣＴＬＩは９．１０に入力され、プリチャージ回
路、イコライズ回路５どデータ増幅回路７と出力回路８
の制御は９の出力の動作制御信号ＣＴＬ２によって行な
われる。またワード線とカラム選択線はアドレス信号Ａ
ｉをデコードするデコーダ回路４によって選択され、１
０の出力の選択線制御信号ＷＣＴＬによって活性、非活
性の制御が行なわれる。 また、選択信号発生回路１は従来例第７図と同様にＣ３
Ｂを発生しているが、従来よりもＣＳＢの立下りが速く
なるように遅延回路ＤＢの遅延は短く設定されている。 アドレス人力バッファ回路２は基本的な構成は従来例第
７図と同じであるが、高速動作できるようにトランジス
タサイズが大きく作られている。パルス信号発生回路３
は基本的な構成は従来例第７図と同じであるが、ＡＴＤ
パルスの幅が短くなるようにインバータの段数を少な（
して遅延を短（している。 第２図は本発明の選択信号発生回路１とパルス幅変換回
路９と選択線制御回路１０の実施例を示す回路図である
。ＣＳＣは１の遅延回路ＤＣを通して信号の立下りを遅
らせてい２る。９においてＣ３ＣがＨレベルの時はＣＴ
ＬＩのレベルはＮ。 Ｒ９１とインバータ９２を通してＣＴＬ２として出力さ
れる。しかし、Ｃ８ＣがＬレベル時、ＣＴＬｌはＮ０Ｒ
９１へ入力されると共に３段のインバータとＮ０Ｒ９０
を経由して９１で論理和が行なわれるため、合わすて４
段のゲートを経由した時間分だけ９０の出力が遅れ、Ｃ
ＴＬ２は遅れた時間分の長いパルス幅をもった信号とな
って現われる。ＣＴＬ２はＨレベルの時データ線のプリ
チャージ、イコライズを行ない、データ増幅、出力を禁
止させる制御信号である。ＣＴＬ２のアドレス変化時の
パルス幅は、誤動作が起きないようにある程度十分な長
さが必要であり、従来例におけるＡＴＤ、ＣＴＬのパル
ス幅と同じ程度に設定しなければならない０本発明では
、ＡＴＤのパルスを短くしているので、パルス幅変換回
路９がこのパルス幅を長くしている。即ち、９はＣ３Ｃ
がＬレベルのアドレスアクセスの時にパルス幅を長くし
、ＣＳＣがＨレベルにあるＣＳアクセスの時にはＣＴＬ
２の立下りを遅延せずに高速に立下るようにしている。 また選択線制御回路１０では、Ｃ８ＣがＨレベルの時に
ＷＣＴＬはＬレベルのままであり、Ｌレベルの時はＣＴ
ＬＩがＮＡＮＤｌｏｏとインバータ１０１を通し出力さ
れる。即ちＣ３ＣがＨレベルの時はプリチャージ、イコ
ライズは短期間性なわれるだけで、ＷＣＴＬによるワー
ド線とカラム選択線の非活性化は行なわれない、また、
ＣＳＣがＬレベルの時はＣＴＬ２の長いパルスによって
プリチャージ、イコライズ期間は長く行なわれ、ワード
線、カラム選択線はＷＣＴＬにより一時期非活性にされ
てアドレス変化時に誤動作しないようにしている。 第３図はパルス幅変換回路９と選択線制御回路１０の他
の実施例を示す回路図である。第３図において、ＩＣチ
ップが非選択状態の時、即ちＣ３がＨレベルの時、プリ
チャージ、イコライズを行なうためにはＣＴＬ２はＨレ
ベルにならねばならない、またワード線とカラム選択線
を立下るため°°１ にはＷＣＴＬはＨレベルにならねばならない、９では、
Ｎ０Ｒ９３にＣＳＢを入力し、ｌＯではインバータ１０
２を介しｒＮＡＮＤ１０３＋、：ＣＳＡを入力している
。これにより第１図のようにテ１Ｂを３に入力すること
や、τＳＡを４に入力することの必要はなくなる。 即ち、第１図ではパルス信号発生回路３に８百百を入力
してＣＴＬＩをＣＳＢによって制御していたが、第３図
ではＮ０Ｒ９３にＣＴＬＩと共にＣＳＢを入力してＣ３
Ｂによる制御を９において行なっているのである。また
第１図では、デコーダ回路４の制御をＣ５Ａで行なって
いたが、第３図ではＣ５Ａによるデコーダ回路の制御を
ＷＣＴＬに兼ねさせてしまっている。従って、第３図の
場合ＣＳＡが立下るまでＷＣＴＬはＨレベルになって、
デコーダ回路の動作を禁止している。 第４区は本発明のデコーダ回路４の実施例を示す回路図
である。ＷＣＴＬにより全てのワード線を非活性にする
ために、ＷＣＴＬをインバータ４１を通してデコーダの
Ｎ”Ａ Ｎ ｒｊ４０に信号を入力している。ＷＣＴＬ
がＨレベルの時はＮＡＮＤ４０の出力は全てＨレベルに
なるためワード線Ｗｉは全てＬレベルとなる。カラム選
択線についても同じ手法を用いる。 次に第５図のタイミング図をもとに第１図の回路の動作
を説明する。Ｃ３がＨレベルの時はチップの非選択状態
であり、この時τ百ア、ＣＳＢ、Ｃ３Ｃ共にＨレベルで
ある。■がＬレベルになって選択状態が指示されると最
初にＣＳＡがＬレベルになり、アドレス人力バッフ７回
路２０を介してアドレス信号Ａｔが内部に伝わってパル
ス発生回路３においてＡＴＤパルスが発生する。しかし
、ＣＳＢは依然としてＨレベルのままであるため、ＡＴ
Ｄパルスが発生してもＣＴＬＩは変化せずＨレベルのま
まである。このＣＴＬＩがＨレベルの時ＣＴＬ２もＨレ
ベルとなり、このＣＴＬ２によりプリチャージ回路、イ
コライズ回路５はデータ線のプリチャージ、イコライズ
を行ない、データ増幅回路７、出力回路８はその動作を
禁止された状態にある。 ＣＴＬＩはＣ３Ｂの立下りに応じて立下る。ＣＴＬＩの
立下りでＣ８ＣはまだＨレベルであるため、結果として
Ｎ０Ｒ９１，９３の入力は全てＬレベルとなり、ＣＴＬ
２もＣＴＬｌに従って立下る。これによりプリチャージ
、イコライズが終了して増幅回路、出力回路が動作する
。この時ｗｃＴＬはＬレベルのままであるため、第４図
におけるＮＡＮＤ４０はＷＣＴＬによる制約は受けない
、従ってアドレス人力バッファ回路２の出力はデコーダ
回路４によりてデコードされ、ワード線が選択される。 また同様にカラム選択線も選択される。よって、ワード
線のレベルはアドレス人力バッファ２とデコーダ回路４
の動作速度に従って立上り、メモリセルを選択する。テ
百ではその後にＬレベルになる。 あるアドレスからデータが読み出された後、引き続いて
Ａｉが変化してアドレスアクセスを開始するとパルス信
号発生回路３においてＡＴＤパルスが発生し、ＣＴＬＩ
もＡ Ｔ Ｄ 場従って変化してＨレベルのパルスとな
る。この時ＣＳＣ，ＣＳＢはすでにＬレベルであるため
パルス幅変換回路９が働＜、ＣＴＬＩのパルスの立上り
はＮ０Ｒ９１又は９３を介してＣＴＬ２の立上りとなっ
て現われる。一方、ＣＴＬＩのパルスの立下りは３段の
インバータとＮ０Ｒ９０を介して遅延させられてＮ０Ｒ
９１，９３に入力される。このためＣＴＬ２の立下りは
遅れる。つまり第５図より明らかなようにＣＴＬｌのパ
ルスはＣＴＬ２の長いパルスに変換される。 またこの時、選択線制御回路１０も動作してＷＣＴＬに
パルスが現われる。第４図に示されるようにＷＣＴＬが
ＨレベルとなるとＮＡＮＤ４０は全てＨレベルを出力し
、これによりワード線Ｗｉは全てＬレベルとなる。ワー
ド線はＨレベルでメモリセルを選択するので、アドレス
変化時には全てのワード線が一時的に非選択状態となる
。これによりアドレスが変化してチップ内が変動状態に
ある時にメモリセルは選択されないため、偏頭性は向上
する。 第５図より明らかなようにアト、レス変化時はＣＴＬ２
のパルスが長いため、ＡＴＤパルスの立上りからアクセ
スの終了までの時間を比較すると、ＣＳアクセスの方が
アドレスアクセスより短くなっている。アドレスアクセ
スにおいては誤動作を防止するためＣＴＬ２のパルス幅
を従来と同等に実現しなければならない、従って、第５
図のアドレス変化時のＣＴＬ２のパルス幅を従来のＣＴ
Ｌと同じ程度に設定し、且つＡＴＤパルスの幅を縮め、
アドレス人力バッフ７回路とデコーダ回路の動作を速め
、ＣＳＢを速く立下がるようにしてぃる、このため、従
来のＣＳアクセスに比べ、本発明はＣ３Ｈの立下りが速
く、ＡＴＤパルスは短いため、プリチャージ、イコライ
ズが速く終了する。ここでアドレス人力バッフ７回路、
デコーダ回路の動作を高速化すればＣＳアクセスはそれ
だけ高速化することになる。一方、アドレスアクセス時
は短いＡＴＤパルスを十分な長さに変換するため、デー
タ線のプリチャージ、イコライズは確実に行なわれ、誤
動作することはない。 ［発明の効果］ 以上述べた様に、本発明はアドレスアクセス時に十分な
プリチャージ、イコライズ期間を確保しつつもＣＳアク
セス時にアクセスを高速化させることができる。ＣＳア
クセス時においては、ワード線、カラム選択線はアドレ
ス人力バッフ７回路やデコーダ回路の動作を高速化する
ことにより信号の立上りが速まる。また、データ線のプ
リチャージ、イコライズはすぐに終了させて増幅回路。 出力回路の動作を開始させるため、ワード線、カラム選
択線の立上りと共に回路全体が高速に動作することがで
きる。 更に、アドレスアクセス時には十分なプリチャージ、イ
コライズ期間が確保でき、データ線が安定した状態にな
った後にワード線、カラム選択線を立上るため、メモリ
セルのデータを破壊してしまうことなく安定して増幅、
出力が行なわれる。 また、このアドレスアクセス時には、全てのワード線を
一時的に非活性状態とするため、アクセス時に誤動作す
ることはなくなる。。
る。第６図（ｂ）は第６図（ａ）をより詳細に示した図
である。Ｃ８はチップ選択信号であり、この信号がＨレ
ベルのときは非選択状態で記憶回路は待機状態にあり、
内部選択信号ＣＳＡはＨレベルでアドレス人力バッフ７
回路２の動作を禁止し、デコーダ回路４の動作を停止し
てメモリセルの選択線であるワード線およびカラム選択
線のレベルを立下げた状態に保つ。 ＣＴＬは回路の動作制御、信号刃あり、メモリセルアレ
イのデータを伝送するデータ線のプリチャージ回路、イ
コライズ回路５とデータ増幅回路７と出力回路８の動作
を制御する。待機時はこの信号がＨレベルとなりデータ
線のプリチャージ、イコライズを行なうと共に７．８の
動作を停止する。Ｃ３がＨレベルの時はＣＳＢはＨレベ
ルでＣＴＬをＨレベルに保つ、またアドレス信号Ａｉの
変化においても動作が行なわれるようにパルス信号発生
回路３が備わっている。 第７図は選択信号発生回路１とアドレス人力バッフ７回
路２とパルス信号発生回路３の具体的な回路例を示す、
Ｃ５Ａはアドレス信号の入力Ｎ。 Ｒ２０に接続されＨレベルの時にＡｉの変化が回路内部
に伝わらないようにするａ Ａ ｘの変化は３に於いて
信号の立下りと立上りについて検出され各々のアドレス
についてパルス信号ＡＴＤを生成し、全アドレス分の論
理和を行なう、Ｃ５ＢＧｉｌの遅延回路ＤＢを通して信
号の立下りを遅らせてありＬレベルになるとＰチャンネ
ルＭＯＳトランジスタがＯＮＬ、３−２の論理和回路が
動作する。 次に第８図にタイミング図をもとに第６図の回路の動作
を説明する。τ茗がＨレベルからＬレベルに変わるとＣ
ＳＡがＬレベルになりアドレス信号の入力Ｎ０Ｒ２０を
通してアドレス信号Ａｉが内部に伝わる。ＡｉがＬレベ
ルの時は内部のアドレス信号に変化が起こり、ＡＴＤパ
ルスを発生する。ＣＴＬはＡＴＤパルスの終了で立下る
が、Ａｉが全てＨレベルであってＡＴＤパルスが発生し
なくともＣＳＢがＡＴＤパルスの立下りと同時期に遅れ
て立下るためＣＴＬの立下りの時間は変わらない、アド
レス信号はデコーダ回路に送られ選択するメモリセルに
つながるワード線、カラム選択線が立上がる０周知の如
く、ワード線はメモリセルにつながれＲＯＷ方向のメモ
リセルを選択する。カラム選択線は、選択するメモリセ
ルにつながれるデータ線を選択する。そしてメモリセル
の情報がデータ線上に現われ増幅回路と出力回路を通し
て出力端子に出力される。 またＣ５がＬレベルのままＡｉ、が変化するとＡＴＤパ
ルスが発生してＣＴＬはＨレベルになりデータ線のプリ
チャージとイコライズが行なわれ次のアドレスからの読
出しが行なわれる。 〔発明が解決しようとする課題〕 従来の半導体記憶装置は以上のような構成であったため
、アドレス信号がＬレベルの時のＣＳアクセスのタイミ
ングは、Ｃ８が変化してＣＳＡが立下る時にアドレス入
力Ｎ０Ｒ２０の出力が変化する。ＣＳアクセスの場合は
この時点からアクセスが開始されることとなる。一方、
アドレスアクセスの場合、τＳＡは既にＬレベルである
ため、アドレス信号が変化した時点でＮ０Ｒ２０の出力
は変化し、アクセスが開始される。従って、Ｃ３からＣ
ＳＡまで信号が到達するまでの時間だけＣ百アクセスの
方がアドレスアクセスより時間的に遅くなっていた。 τ万アクセスの場合は元々データ線がプリチャージとイ
ボライズされた状態にあって、この状態からアクセスを
開始するものであるため、ワード線とカラム選択線の立
上げの高速化について制約はなく、高速化できればそれ
だけよい。 そこで、−従来例においてＣ３Ｂの立下りを速め、ＡＴ
Ｄパルスの幅を狭め、アドレス人力バッファとデコーダ
回路の動作速度を速めようとすることが考えられる。し
かし、従来例によればＡＴＤパルスを狭めるとＣＴＬの
パルス幅も狭くなる。ところがアドレスアクセスの場合
は、データ線上に前のサイクルのデータが残っているの
で、ＣＴＬによって充分な時間プリチャージ、イコライ
ズしてデータ線をリセット状態にしなければ、次に選択
されたメモリセルに誤まったデータが書込まれて記憶デ
ータが破壊される危険が生ずる。 また、ＣＴＬによりデータ増幅回路や出力回路の動作を
短時間禁止しただけでは、データ線上に十分にデータが
現われないまま増幅回路を動作させることになり雑音に
よる誤動作を起こして、逆にアクセスタイムが遅れるこ
ととなる。 従って、従来例においてはＡＴＤパルスの幅を狭めてＣ
Ｓアクセスを高速化させ、ると、アドレスアクセスの場
合に於いて問題を生じるため、ＡＴＤパルスの幅を狭め
てＣＳアクセスを高速化することができなかった。 本発明は上記の問題点を解決するためになされたもので
、アドレスアクセスの安定した動作を維持しつつ高速な
ＣＳアクセスタイムを実現した半導体記憶装置を提供す
ることを目的とする。 〔課題を解決するための手段〕 （１）本発明の半導体記憶装置はチップ選択信号端子を
備えチップ選択信号に対して遅延をもつ内部選択信号を
発生する選択信号発生回路と、アドレス信号の変化を検
出してパルス信号を発生するパルス発生回路と、前記パ
ルス信号を入力としパルス幅を変換するパルス幅変換回
路を備え、前記パルス幅変換回路は前記内部選択信号が
選択状態にあるとき、前記パルス信号の遅延信号を与え
る第１の論理ゲートと、その出力と前記パルス信号の論
理和を行なう第２の論理ゲートを含むことを特徴とする
。 （２）上記〔１）半導体記憶装置は、選択線制御信号を
発生する選択線制御回路を備え、前記選択線制御回路は
前記内部選択信号が選択状態にあるとき前記パルス信号
を出力する第３の論理ゲートを含み、ワード線あるいは
カラム選択線は前記選択線制御信号によって活性化が制
御されることを特徴とする。 〔実 施 例〕 以下、本発明の実施例を図面を用いて説明する。第１図
は本発明の半導体記憶装置のブロック図を示す、第５図
は第１図の回路動作を説明するタイミング図である。Ｃ
８は半導体記憶装置のチップ選択信号端子から入力され
た信号であり、Ｈレベルの時にチップ非選択状態、Ｌレ
ベルの時にチップ選択状態を示す６選択信号発生回路１
はＣ線制御回路１０に送られる。パルス信号発生回路３
の出力ＣＴＬＩは９．１０に入力され、プリチャージ回
路、イコライズ回路５どデータ増幅回路７と出力回路８
の制御は９の出力の動作制御信号ＣＴＬ２によって行な
われる。またワード線とカラム選択線はアドレス信号Ａ
ｉをデコードするデコーダ回路４によって選択され、１
０の出力の選択線制御信号ＷＣＴＬによって活性、非活
性の制御が行なわれる。 また、選択信号発生回路１は従来例第７図と同様にＣ３
Ｂを発生しているが、従来よりもＣＳＢの立下りが速く
なるように遅延回路ＤＢの遅延は短く設定されている。 アドレス人力バッファ回路２は基本的な構成は従来例第
７図と同じであるが、高速動作できるようにトランジス
タサイズが大きく作られている。パルス信号発生回路３
は基本的な構成は従来例第７図と同じであるが、ＡＴＤ
パルスの幅が短くなるようにインバータの段数を少な（
して遅延を短（している。 第２図は本発明の選択信号発生回路１とパルス幅変換回
路９と選択線制御回路１０の実施例を示す回路図である
。ＣＳＣは１の遅延回路ＤＣを通して信号の立下りを遅
らせてい２る。９においてＣ３ＣがＨレベルの時はＣＴ
ＬＩのレベルはＮ。 Ｒ９１とインバータ９２を通してＣＴＬ２として出力さ
れる。しかし、Ｃ８ＣがＬレベル時、ＣＴＬｌはＮ０Ｒ
９１へ入力されると共に３段のインバータとＮ０Ｒ９０
を経由して９１で論理和が行なわれるため、合わすて４
段のゲートを経由した時間分だけ９０の出力が遅れ、Ｃ
ＴＬ２は遅れた時間分の長いパルス幅をもった信号とな
って現われる。ＣＴＬ２はＨレベルの時データ線のプリ
チャージ、イコライズを行ない、データ増幅、出力を禁
止させる制御信号である。ＣＴＬ２のアドレス変化時の
パルス幅は、誤動作が起きないようにある程度十分な長
さが必要であり、従来例におけるＡＴＤ、ＣＴＬのパル
ス幅と同じ程度に設定しなければならない０本発明では
、ＡＴＤのパルスを短くしているので、パルス幅変換回
路９がこのパルス幅を長くしている。即ち、９はＣ３Ｃ
がＬレベルのアドレスアクセスの時にパルス幅を長くし
、ＣＳＣがＨレベルにあるＣＳアクセスの時にはＣＴＬ
２の立下りを遅延せずに高速に立下るようにしている。 また選択線制御回路１０では、Ｃ８ＣがＨレベルの時に
ＷＣＴＬはＬレベルのままであり、Ｌレベルの時はＣＴ
ＬＩがＮＡＮＤｌｏｏとインバータ１０１を通し出力さ
れる。即ちＣ３ＣがＨレベルの時はプリチャージ、イコ
ライズは短期間性なわれるだけで、ＷＣＴＬによるワー
ド線とカラム選択線の非活性化は行なわれない、また、
ＣＳＣがＬレベルの時はＣＴＬ２の長いパルスによって
プリチャージ、イコライズ期間は長く行なわれ、ワード
線、カラム選択線はＷＣＴＬにより一時期非活性にされ
てアドレス変化時に誤動作しないようにしている。 第３図はパルス幅変換回路９と選択線制御回路１０の他
の実施例を示す回路図である。第３図において、ＩＣチ
ップが非選択状態の時、即ちＣ３がＨレベルの時、プリ
チャージ、イコライズを行なうためにはＣＴＬ２はＨレ
ベルにならねばならない、またワード線とカラム選択線
を立下るため°°１ にはＷＣＴＬはＨレベルにならねばならない、９では、
Ｎ０Ｒ９３にＣＳＢを入力し、ｌＯではインバータ１０
２を介しｒＮＡＮＤ１０３＋、：ＣＳＡを入力している
。これにより第１図のようにテ１Ｂを３に入力すること
や、τＳＡを４に入力することの必要はなくなる。 即ち、第１図ではパルス信号発生回路３に８百百を入力
してＣＴＬＩをＣＳＢによって制御していたが、第３図
ではＮ０Ｒ９３にＣＴＬＩと共にＣＳＢを入力してＣ３
Ｂによる制御を９において行なっているのである。また
第１図では、デコーダ回路４の制御をＣ５Ａで行なって
いたが、第３図ではＣ５Ａによるデコーダ回路の制御を
ＷＣＴＬに兼ねさせてしまっている。従って、第３図の
場合ＣＳＡが立下るまでＷＣＴＬはＨレベルになって、
デコーダ回路の動作を禁止している。 第４区は本発明のデコーダ回路４の実施例を示す回路図
である。ＷＣＴＬにより全てのワード線を非活性にする
ために、ＷＣＴＬをインバータ４１を通してデコーダの
Ｎ”Ａ Ｎ ｒｊ４０に信号を入力している。ＷＣＴＬ
がＨレベルの時はＮＡＮＤ４０の出力は全てＨレベルに
なるためワード線Ｗｉは全てＬレベルとなる。カラム選
択線についても同じ手法を用いる。 次に第５図のタイミング図をもとに第１図の回路の動作
を説明する。Ｃ３がＨレベルの時はチップの非選択状態
であり、この時τ百ア、ＣＳＢ、Ｃ３Ｃ共にＨレベルで
ある。■がＬレベルになって選択状態が指示されると最
初にＣＳＡがＬレベルになり、アドレス人力バッフ７回
路２０を介してアドレス信号Ａｔが内部に伝わってパル
ス発生回路３においてＡＴＤパルスが発生する。しかし
、ＣＳＢは依然としてＨレベルのままであるため、ＡＴ
Ｄパルスが発生してもＣＴＬＩは変化せずＨレベルのま
まである。このＣＴＬＩがＨレベルの時ＣＴＬ２もＨレ
ベルとなり、このＣＴＬ２によりプリチャージ回路、イ
コライズ回路５はデータ線のプリチャージ、イコライズ
を行ない、データ増幅回路７、出力回路８はその動作を
禁止された状態にある。 ＣＴＬＩはＣ３Ｂの立下りに応じて立下る。ＣＴＬＩの
立下りでＣ８ＣはまだＨレベルであるため、結果として
Ｎ０Ｒ９１，９３の入力は全てＬレベルとなり、ＣＴＬ
２もＣＴＬｌに従って立下る。これによりプリチャージ
、イコライズが終了して増幅回路、出力回路が動作する
。この時ｗｃＴＬはＬレベルのままであるため、第４図
におけるＮＡＮＤ４０はＷＣＴＬによる制約は受けない
、従ってアドレス人力バッファ回路２の出力はデコーダ
回路４によりてデコードされ、ワード線が選択される。 また同様にカラム選択線も選択される。よって、ワード
線のレベルはアドレス人力バッファ２とデコーダ回路４
の動作速度に従って立上り、メモリセルを選択する。テ
百ではその後にＬレベルになる。 あるアドレスからデータが読み出された後、引き続いて
Ａｉが変化してアドレスアクセスを開始するとパルス信
号発生回路３においてＡＴＤパルスが発生し、ＣＴＬＩ
もＡ Ｔ Ｄ 場従って変化してＨレベルのパルスとな
る。この時ＣＳＣ，ＣＳＢはすでにＬレベルであるため
パルス幅変換回路９が働＜、ＣＴＬＩのパルスの立上り
はＮ０Ｒ９１又は９３を介してＣＴＬ２の立上りとなっ
て現われる。一方、ＣＴＬＩのパルスの立下りは３段の
インバータとＮ０Ｒ９０を介して遅延させられてＮ０Ｒ
９１，９３に入力される。このためＣＴＬ２の立下りは
遅れる。つまり第５図より明らかなようにＣＴＬｌのパ
ルスはＣＴＬ２の長いパルスに変換される。 またこの時、選択線制御回路１０も動作してＷＣＴＬに
パルスが現われる。第４図に示されるようにＷＣＴＬが
ＨレベルとなるとＮＡＮＤ４０は全てＨレベルを出力し
、これによりワード線Ｗｉは全てＬレベルとなる。ワー
ド線はＨレベルでメモリセルを選択するので、アドレス
変化時には全てのワード線が一時的に非選択状態となる
。これによりアドレスが変化してチップ内が変動状態に
ある時にメモリセルは選択されないため、偏頭性は向上
する。 第５図より明らかなようにアト、レス変化時はＣＴＬ２
のパルスが長いため、ＡＴＤパルスの立上りからアクセ
スの終了までの時間を比較すると、ＣＳアクセスの方が
アドレスアクセスより短くなっている。アドレスアクセ
スにおいては誤動作を防止するためＣＴＬ２のパルス幅
を従来と同等に実現しなければならない、従って、第５
図のアドレス変化時のＣＴＬ２のパルス幅を従来のＣＴ
Ｌと同じ程度に設定し、且つＡＴＤパルスの幅を縮め、
アドレス人力バッフ７回路とデコーダ回路の動作を速め
、ＣＳＢを速く立下がるようにしてぃる、このため、従
来のＣＳアクセスに比べ、本発明はＣ３Ｈの立下りが速
く、ＡＴＤパルスは短いため、プリチャージ、イコライ
ズが速く終了する。ここでアドレス人力バッフ７回路、
デコーダ回路の動作を高速化すればＣＳアクセスはそれ
だけ高速化することになる。一方、アドレスアクセス時
は短いＡＴＤパルスを十分な長さに変換するため、デー
タ線のプリチャージ、イコライズは確実に行なわれ、誤
動作することはない。 ［発明の効果］ 以上述べた様に、本発明はアドレスアクセス時に十分な
プリチャージ、イコライズ期間を確保しつつもＣＳアク
セス時にアクセスを高速化させることができる。ＣＳア
クセス時においては、ワード線、カラム選択線はアドレ
ス人力バッフ７回路やデコーダ回路の動作を高速化する
ことにより信号の立上りが速まる。また、データ線のプ
リチャージ、イコライズはすぐに終了させて増幅回路。 出力回路の動作を開始させるため、ワード線、カラム選
択線の立上りと共に回路全体が高速に動作することがで
きる。 更に、アドレスアクセス時には十分なプリチャージ、イ
コライズ期間が確保でき、データ線が安定した状態にな
った後にワード線、カラム選択線を立上るため、メモリ
セルのデータを破壊してしまうことなく安定して増幅、
出力が行なわれる。 また、このアドレスアクセス時には、全てのワード線を
一時的に非活性状態とするため、アクセス時に誤動作す
ることはなくなる。。
第１図は本発明の半導体記憶装置のブロック図、第２図
はパルス信号発生回路とパルス幅変換回路と選択線制御
回路の実施例を示す回路図、第３図はパルス幅変換回路
と選択線制御回路の他の実施例を示す回路図、第４図は
デコーダ回路の実施例を示す回路図である。第５図は本
発明の半導体記憶装置の動作を示すタイミング図である
。第６図÷デ←→、ｂ（は従来の半導体記憶装置のブロ
ック図であり、第７図は選択信号発生回路とアドレス人
力バッファ回路とパルス信号発生回路の従来例を示す回
路図である。第８図は従来の半導体記憶装置の動作を示
すタイミング図である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理土鈴水 喜１三部（化１名）第４図 第５図
はパルス信号発生回路とパルス幅変換回路と選択線制御
回路の実施例を示す回路図、第３図はパルス幅変換回路
と選択線制御回路の他の実施例を示す回路図、第４図は
デコーダ回路の実施例を示す回路図である。第５図は本
発明の半導体記憶装置の動作を示すタイミング図である
。第６図÷デ←→、ｂ（は従来の半導体記憶装置のブロ
ック図であり、第７図は選択信号発生回路とアドレス人
力バッファ回路とパルス信号発生回路の従来例を示す回
路図である。第８図は従来の半導体記憶装置の動作を示
すタイミング図である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理土鈴水 喜１三部（化１名）第４図 第５図
Claims (9)
- （１）チップ選択信号を入力する半導体記憶装置におい
て、 前記チップ選択信号に対して遅延をもつ内部選択信号を
発生する信号発生回路と、アドレス信号の変化を検出し
てパルス信号を発生するパルス発生回路と、前記パルス
信号を入力してメモリセルアレイのデータ線をプリチャ
ージ又はイコライズ状態とする制御信号を出力するパル
ス幅変換回路とを備え、 前記パルス幅変換回路は前記内部選択信号がチップ選択
状態にあるときには前記パルス信号のパルス幅を長く変
換したパルスを持つ前記制御信号を出力することを特徴
とする半導体記憶装置。 - （２）前記パルス幅変換回路は前記内部制御信号がチッ
プ非選択状態にあるときには前記パルス信号のパルスの
終了時に実質的に同期して前記制御信号の出力を終了す
ることを特徴とする請求項１記載の半導体記憶装置。 - （３）前記制御信号はメモリセルアレイのデータ線をプ
リチャージ、イコライズさせ、データ増幅回路及び出力
回路の動作を禁止する信号であることを特徴とする請求
項１記載の半導体記憶装置。 - （４）前記パルス幅変換回路は前記内部選択信号が選択
状態にあるときに前記パルス信号の遅延信号を出力する
第１の論理ゲートと、該第１の論理ゲートの出力と前記
パルス信号の論理和を行なって前記制御信号を出力する
第２の論理ゲートを含むことを特徴とする請求項１記載
の半導体記憶装置。 - （５）選択線制御信号を発生する選択線制御回路を備え
、前記選択線制御回路は前記内部選択信号が選択状態に
あるとき前記パルス信号を前記選択線制御信号として出
力する第３の論理ゲートを含み、メモリセルアレイのワ
ード線あるいはカラム選択線は前記選択線制御信号によ
って活性化が制御されることを特徴とする請求項１記載
の半導体記憶装置。 - （６）前記ワード線はメモリセルをデータ線に接続する
トランジスタのゲートに接続され、前記カラム選択線は
データ線をデータ増幅回路に接続するトランジスタのゲ
ートに接続されることを特徴とする請求項５記載の半導
体記憶装置。 - （７）チップ選択信号端子を備えた半導体記憶装置にお
いて、 前記信号端子からのチップ選択信号に対じて遅延をもつ
内部選択信号を発生する信号発生回路と、アドレス信号
の変化を検出してパルス信号を発生するパルス発生回路
と、前記パルス信号を入力しメモリセルアレイの動作を
制御する制御信号を出力するパルス幅変換回路とを備え
、 前記パルス幅変換回路は前記内部選択信号がチップ選択
状態を示すとき前記パルス信号の遅延信号を出力する第
１の論理ゲートと、該第１の論理ゲートの出力と前記パ
ルス信号を論理和して前記制御信号を形成する第２の論
理ゲートとから構成されることを特徴とする半導体記憶
装置。 - （８）選択線制御信号を発生する選択線制御回路を備え
、前記選択線制御回路は前記内部選択信号が選択状態に
あるときワード線又はカラム選択線を非活性状態とする
第２の制御信号を出力することを特徴とする請求項７記
載の半導体記憶装置。 - （９）前記第１の論理ゲートは前記内部選択信号がチッ
プ非選択状態を示すとき前記パルス信号の遅延信号の出
力を禁止されることを特徴とする請求項７記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094132A JP2870009B2 (ja) | 1988-04-15 | 1989-04-13 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-94122 | 1988-04-15 | ||
| JP9412288 | 1988-04-15 | ||
| JP1094132A JP2870009B2 (ja) | 1988-04-15 | 1989-04-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229994A true JPH0229994A (ja) | 1990-01-31 |
| JP2870009B2 JP2870009B2 (ja) | 1999-03-10 |
Family
ID=26435431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094132A Expired - Lifetime JP2870009B2 (ja) | 1988-04-15 | 1989-04-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870009B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056677A (ja) * | 1991-06-28 | 1993-01-14 | Hitachi Ltd | 半導体記憶装置及び半導体集積回路装置 |
-
1989
- 1989-04-13 JP JP1094132A patent/JP2870009B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056677A (ja) * | 1991-06-28 | 1993-01-14 | Hitachi Ltd | 半導体記憶装置及び半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2870009B2 (ja) | 1999-03-10 |
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