JPH03150792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 アドレスマルチプレクス方式の半導体記憶装置に関し、 より一層の高速アクセスを可能にした半導体記憶装置を
提供することを目的とし、 ロウアドレスストローブ信号の立上りエッヂを検出して
第１のタイミング信号を出力する第１のタイミング回路
と、ロウアドレスストローブ信号の立下りエッヂを検出
して第２のタイミング信号を出力する第２のタイミング
回路と、前記第１のタイミング信号と第２のタイミング
信号との間のロウアドレス信号の内容変化を検出してア
ドレス変化信号を出力するアドレス変化検出回路と、前
記第１のタイミング信号に従ってロウアドレス信号の内
容をデコードする一方、上記アドレス変化信号が出力さ
れた場合には前記第２のタイミング信号に従ってロウア
ドレス信号の内容をデコードし、１つのワード線を選択
するロウデコーダと、前記選択した１つのワード線を第
２のタイミング信号に従って活性化するワードドライバ
と、を備えて構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置に関し、特に、アドレスマル
チプレクス方式の半導体記憶装置に関する。

一般に、ＤＲＡＭ　（ダイナミック・ランダム・アクセ
ス・メモリ）は、指定された行（ロウ）のメモリセルの
内容をセンスアンプによって全てリードし、その内容を
同じメモリセルに再ライトして１つの基本動作サイクル
を完了する。リードの際に指定された列のビットの内容
を外部に出力すればリードサイクルに、また、再ライト
の前に指定された列のビットの内容を変更すればライト
サイクルに、あるいは、両方行えばリード（モデファイ
）ライトサイクルになる。

このように、ＤＲＡＭでは行（ロウ）のリードを先に行
い、その後、列（コラム）の選択を行うため、ロウアド
レスとコラムアドレスとを時分割で取込むいわゆるマル
チプレクス方式が採られる。

〔従来の技術〕

従来のこの種の半導体記憶装置においては、マルチブレ
クスされたロウアドレス信号とコラムアドレス信号とを
、ロウアドレスストローブ信号（以下、ＲＡＳ）および
コラムアドレスストローブ信号（以下、ＣＡＳ）に従っ
て取込む。これらのストローブ信号は共に負論理であり
、立下リエッヂをアドレス信号の取込みタイミングとし
て規定する。

すなわち、ＲＡＳの立下りでロウアドレス信号を取込み
、信号の内容をデコードして１つのワード線を選択し活
性化した後、ＣＡＳの立下りでコラムアドレス信号を取
込み、信号の内容をデコードして１つのビット線を選択
し、上記１つのワード線と１つのビット線とに接続する
１つのメモリセルをアクセスする。

しかし、このようなりＲＡＭにあっては、１つのメモリ
セルへのアクセスに要する時間が、ＣＡＳの立下りから
の時間で決定されるため、高速アクセスといった面で充
分ではなかった。

そこで、他の従来例として、ＲＡＳの立下り後に、適当
な時間で内部タイミング信号を発生し、この信号に従っ
て自動的にコラムアドレスを取込むようにしたいわゆる
フロースルーラッチ（またはファーストコラム：　ｆａ
ｓｔ　Ｃｏ１ｕａ＋ｎ）方式のＤＲＡＭが知られている
。この方式のＤＲＡＭでは、ＣＡＳの立下りを待たずに
メモリセルをアクセスでき、高速化を図ることができる
。

〔発明が解決しようとする課題〕

しかしながら、このような従来のフロースルーラッチ方
式のＤＲＡＭにあっては、実質的にＣＡＳの立下りタイ
ミングを早めたと同等の効果が得られるものの、アクセ
スの開始タイミングについてはＲＡＳの立下りタイミン
グに依存しているため、より一層の高速アクセスを図る
といった面で改善すべき課題がある。

そこで、本発明は、アクセスの開始タイミングをＲＡＳ
の立下りタイミングよりも早めることができ、より一層
の高速アクセスを可能にした半導体記憶装置を提供する
ことを目的としている。

〔課題を解決するための手段〕

本発明は、上記目的を達成するため、その原理構成図を
第１図に示すように、ロウアドレスストローブ信号の立
上りエッヂを検出して第１のタイミング信号を出力する
第１のタイミング回路と、ロウアドレスストローブ信号
の立下リエッヂを検出して第２のタイミング信号を出力
する第２のタイミング回路と、前記第１のタイミング信
号と第２のタイミング信号との間のロウアドレス信号の
内容変化を検出してアドレス変化信号を出力するアドレ
ス変化検出回路と、前記第１のタイミング信号に従って
ロウアドレス信号の内容をデコードする一方、上記アド
レス変化信号が出力された場合には前記第２のタイミン
グ信号に従ってロウアドレス信号の内容をデコードし、
１つのワード線を選択するロウデコーダと、前記選択し
た１つのワード線を第２のタイミング信号に従って活性
化するワードドライバと、を備えて構成する。

〔作用〕

本発明では、ロウアドレスストローブ信号（ＲＡＳ）の
立上りタイミングでロウアドレス信号を取込んでデコー
ドし、ＲＡＳの立下りタイミングでワード線の活性化を
行う。但し、ＲＡＳの立下り時点でロウアドレス信号の
内容が変化していれば、その変化後の内容をデコードし
ワード線の活性化を行う。

このため、ロウアドレス信号の内容が変化していない場
合にはＲＡＳの立下りタイミング以前に、デコード動作
を完了しておくことができ、ワード線の選択および活性
化を早めることができる。

したがって、前述のフロースルーラッチ方式を併用すれ
ば、ワード線の活性化後、直ちにメモリセルをアクセス
でき、−層の高速アクセスを図ることができる。

〔実施例〕

第２〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、ＤＲＡＭへの適用例である。

第２図において、ｌはクロックジェネレータＡ１２はモ
ードコントロール、３はリフレッシュアドレスカウンタ
、４はロウアドレスバッファ、５はロウアドレス・トラ
ンジション・デテクタ（以下、ロウＡＴＤ）、６はアン
ドゲート、７はクロックジェネレータＢ、８はコラムア
ドレスバッファ、９はコラムアドレス・トランジション
・デテクタ（以下、コラムＡＴＤ）、１０はライトクロ
ックジェネレータ、１１はデータ人力バッファ、１２は
データ出力バッファ、１３はロウデコーダ、１４はワー
ドドライバ、１５はコラムデコーダ、１６はセンスアン
プ・Ｉ１０ゲート、１７はメモリセルアレイである。

なお、図中の各信号はそれぞれ、ＲＡＳはロウアドレス
ストローブ信号、σＴＩはコラムアドレスストローブ信
号、ＡＤＲ３はロウ／コラムアドレス信号、ＷＥはライ
トイネーブル信号、ＤＩＮは人力データ、ＤＯＵＴは出
力データ、Ｔ、〜Ｔ４はタイミング信号、ＳＡはアドレ
ス変化信号である。

クロックジェネレータＡ１は第１のタイミング回路およ
び第２のタイミング回路としての機能を有している。す
なわち、ＲＡＳの立上りエッヂおよび立下りエッヂを検
出し、これらの検出時点で以下のタイミング信号を出力
する。

■ＲＡＳの立上りタイミングで出力する信号（第１のタ
イミング信号） ＴＩ、Ｔｚ　、Ｔｅｌ ■ＲＡＳの立下りタイミングで出力する信号（第２のタ
イミング信号） ’ｒ＋　　、’ｒｚ　　、＊’ｒユ　、Ｔ４但し、上記
信号のなかでＴ、は、ロウＡＴＤ５からＳＡが出力され
たときに限って、■のタイミングでも出力される（＊を
付したＴ、）。

ロウＡＴＤ５はアドレス変化検出回路としての機能を有
し、ロウアドレスバッファ４を介しテ入力するロウアド
レス信号の内容をモニタしてＲＡＳの立上りおよび立下
りタイミングの双方でのロウアドレス信号の内容を比較
し、その内容に変化があった場合に信号ＳＡを出力する
。

ロウデコーダ１３はＴ３　　（＊’ｒｚ　）に従って、
ロウアドレス信号の内容をデコードし、１つのワード線
を選択する。すなわち、ロウデコーダ１３は、１）ＲＡ
Ｓの立上りタイミング（Ｔ、）でのロウアドレス信号の
内容に従って１つのワード線を選択する一方、 １ｉ）ＲＡＳの立上りタイミングと立下りタイミングと
の間でロウアドレス内容が変化した場合には、ＲＡＳの
立下りタイミング（＊Ｔ２　）でのロウアドレス信号の
内容（変化後の内容）に従って１つのワード線を選択す
る。

ワードドライバ１４はＲＡＳの立下りタイミング（Ｔ４
）に従って、上記の選択ワード線の活性化を開始する。

また、クロックジェネレータＢ７はアンドゲート６を介
してＲＡＳの立上りタイミング（Ｔ４）およびＣＡＳの
立下りタイミングの情報を得るとトモにコラムアドレス
バッファ８やコラムＡＴＤ９をコントロールしてＲＡＳ
の立下りタイミングから所定の時間後にコラムアドレス
信号を自動的に取込むフロースルーランチ（ｆａｓｔ　
Ｃｏｌｕｍｎ）機能を発揮する。

次に、第３図のタイミングチャートを参照しながら本実
施例の動作を説明する。

まず、ＲＡＳの立上りタイミングでＴ１．、Ｔｔ％Ｔ、
が出力されると、ロウアドレス信号がロウアドレスバッ
ファ４およびロウＡＴＤ５を介してロウデコーダ１３に
取込まれ、ロウデコーダ１３でその内容（ＲＯＷ）がデ
コードされて１つのワード線が選択される。その後ＲＡ
Ｓが立下り、Ｔ４が出力されると、ワードドライバ１４
により１つのワード線が活性化され、そして、所定の時
間後にフロースルーラッチ機能によって自動的にコラム
アドレス信号が取込まれ、その内容（Ｃｏｌ）をデコー
ドして１つのビット線の選択が行われる結果、例えばリ
ードサイクルであればＤＯＵＴに出力データがリードさ
れる。

したがって、本実施例によれば、ＲＡＳの立下り時点で
、既にワード線の選択（デコード）が完了しているから
、その選択に要する分だけワード線の活性化開始を早め
ることができ、ＲＡＳの立下りから出力データ（リード
サイクルの場合）を得るまでのロウアドレスアクセスタ
イム（ＬＲＡＣ）を高速化できる。

なお、ＲＡＳの立上りと立下りとの間でロウアドレス信
号の内容が変化した場合には、ＲＡＳの立下りに同期し
て、変化後の内容に基づくワード線のデコードを開始す
るようになっている。このようにした理由は次のとおり
である。

すなわち、本実施例のＤＲＡＭでは、ＲＡＳのハイレベ
ル期間にロウアドレス信号を入カスることにより高速ア
クセスを行うことができる。しかし、例えばこのアドレ
ス入力規定を満たし得ない場合やあるいはユーザによっ
ては通常のＤＲＡＭとして使用したい場合などでは、通
常どおりに、ＲＡＳの立下りタイミングでロウアドレス
信号が確定しているので、ＲＡＳの立下り以前ではロウ
アドレス信号の内容は不明である。したがって、通常ど
おりの使用形態において不都合を生じるから、本実施例
ではＲＡＳの立上りと立下りとの間でロウアドレス信号
の内容変化を検出し、この検出結果が出るまではワード
線の活性化を行わないようにしている。このようにする
と、ＲＡＳの立下りタイミングでは通常どおりのロウア
ドレス信号の取込みをも行うことができ、従来のＤＲＡ
Ｍとの互換性を保つことができる。

以上述べたように、本実施例では、ＲＡＳの立上りタイ
ミングでロウアドレス信号の内容をデコードし、内容の
変化がなければＲＡＳの立下りタイミングでワード線の
活性化を開始するようにしたので、特に、フロースルー
ラッチ（ｆａｓＬ　ＣｏＩｕｒｍｎ）方式と併用した場
合にロウアドレスアクセスタイム（ＬＲＡＣ）を短縮し
て一層の高速アクセス化を図ることができる。

第４図は従来例との比較のためのタイミングチャートで
、周期ｌに通常のＤＲＡＭのタイミングを、周期２にｆ
ａｓｔ　Ｃｏｌｕｍｎのみを行う場合のタイミングを、
そして、周期３に本実施例の場合（ｆａ−ｓｔ　Ｒｏｗ
＆Ｃｏ１ｕｓｎと呼称する）のタイミングを示している
。すなわち、周期１ではＲＡＳおよびＣＡＳの各立下り
からロウおよびコラムのアドレスデコードを開始するが
、周期２ではＲＡＳの立下りからロウアドレスデコード
を開始し、その後自動的にコラムアドレスのデコードを
開始している。

周Ｍｌ、２を比較すると、コラムアドレスのデコード開
始が早い分だけ周期２の方が高速動作する。

一方、本実施例の周期３は、ＲＡＳの立下り時点で既に
ロウアドレスのデコードが完了しているので、前記周期
２に比べてそのデコードに要する分だけコラムアドレス
のデコード開始を早めることができ、したがって、周期
１〜３の中で最も高速動作させることができる。

〔発明の効果］ 本発明によれば、アクセス開始タイミングを１Ａｓの立
下りタイミングよりも早めることができ、より一層の高
速アクセスを可能にした半導体記憶装置を提供できる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第２図はその構成図、 第３図はそのタイミングチャート、 第４図は従来例との比較のためのタイミングチャートで
ある。 ｌ・・・・・・クロックジェネレータＡ（第１の回路、
第２の回路）、 ５・・・・・・ロウＡＴＤ　（アドレス変化検出回路）
１３・・・・・・ロウテコーダ、 １４・・・・・・ワードドライバ、 １７・・・・・・メモリセルアレイ。

Claims (1)

1. 【特許請求の範囲】 　ロウアドレスストローブ信号の立上りエッヂを検出し
   て第１のタイミング信号を出力する第１のタイミング回
   路と、 　ロウアドレスストローブ信号の立下りエッヂを検出し
   て第２のタイミング信号を出力する第２のタイミング回
   路と、 　前記第１のタイミング信号と第２のタイミング信号と
   の間のロウアドレス信号の内容変化を検出してアドレス
   変化信号を出力するアドレス変化検出回路と、 　前記第１のタイミング信号に従ってロウアドレス信号
   の内容をデコードする一方、上記アドレス変化信号が出
   力された場合には前記第２のタイミング信号に従ってロ
   ウアドレス信号の内容をデコードし、１つのワード線を
   選択するロウデコーダと、 　前記選択した１つのワード線を第２のタイミング信号
   に従って活性化するワードドライバと、を備えたことを
   特徴とする半導体記憶装置。