JPH0230216A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
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- JPH0230216A JPH0230216A JP63180579A JP18057988A JPH0230216A JP H0230216 A JPH0230216 A JP H0230216A JP 63180579 A JP63180579 A JP 63180579A JP 18057988 A JP18057988 A JP 18057988A JP H0230216 A JPH0230216 A JP H0230216A
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- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＴＴＬ回路、特にバイポーラトランジスタを組み合わせ
た論理回路（Ｔｒａｎｓ ｉｓ ｔｏｒ −Ｔｒａｎｓ
ｉｓ ｔｏｒ −Ｌｏｇｉｃ）の動作機能の向上に関
し、出力レベルのｒ ＨＪから「Ｌ」への変化時に、オ
フバッファトランジスタのベース容量に依存される電荷
を積極的に抜いて、出力トランジスタの出力波形の改善
をすること、及びその処理動作を高速にすることを目的
とし、 ダーリントン接続される一対のオフバッファトランジス
タと、出力トランジスタと、フェイズスプリッタトラン
ジスタと、レベルシフトダイオードと、動作抵抗系とを
具備するＴＴＬ回路において、 前記オフバッファトランジスタのトランジスタ動作を補
助する補助トランジスタを設けていることを含み構成す
る。
た論理回路（Ｔｒａｎｓ ｉｓ ｔｏｒ −Ｔｒａｎｓ
ｉｓ ｔｏｒ −Ｌｏｇｉｃ）の動作機能の向上に関
し、出力レベルのｒ ＨＪから「Ｌ」への変化時に、オ
フバッファトランジスタのベース容量に依存される電荷
を積極的に抜いて、出力トランジスタの出力波形の改善
をすること、及びその処理動作を高速にすることを目的
とし、 ダーリントン接続される一対のオフバッファトランジス
タと、出力トランジスタと、フェイズスプリッタトラン
ジスタと、レベルシフトダイオードと、動作抵抗系とを
具備するＴＴＬ回路において、 前記オフバッファトランジスタのトランジスタ動作を補
助する補助トランジスタを設けていることを含み構成す
る。
本発明は、ＴＴＬ回路に関するものであり、更に詳しく
言えば、バイポーラトランジスタを組み合わせた論理回
路（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ −
Ｌｏｇｉｃ）の動作機能の向上に関するものである。
言えば、バイポーラトランジスタを組み合わせた論理回
路（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ −
Ｌｏｇｉｃ）の動作機能の向上に関するものである。
近年、ゲートアレイやＩ１０インターフェイス。
レベル変換回路等において、電流増幅率が高いバイポー
ラトランジスタにより構成されるＴＴＬ回路（論理回路
）の要求がある。
ラトランジスタにより構成されるＴＴＬ回路（論理回路
）の要求がある。
しかし、出力レベルがｒＨ，→「Ｌ」に変化するとき、
特に出力波形の立ち下りが鈍り、高速な論理（動作）が
できないという問題がある。
特に出力波形の立ち下りが鈍り、高速な論理（動作）が
できないという問題がある。
そこで、ＴＴＬ回路の出力波形の改善と、その高速化の
要求がある。
要求がある。
第７〜８図は従来例に係る説明図であり、第７図は、従
来例に係るＴＴＬ回路を説明する図を示している。
来例に係るＴＴＬ回路を説明する図を示している。
図において、Ｑ１１Ｑ、はダーリントン接続される一対
のオフバッファトランジスタ、Ｑ、は出力トランジスタ
、Ｑ４はフェイズスプリッタトランジスタ％ＤＩ はス
ピードアップダイオード（ショットキーダイオード）Ｄ
□はプルダウンダイオード（ショットキーダイオード）
、Ｒ＋、Ｒａ。
のオフバッファトランジスタ、Ｑ、は出力トランジスタ
、Ｑ４はフェイズスプリッタトランジスタ％ＤＩ はス
ピードアップダイオード（ショットキーダイオード）Ｄ
□はプルダウンダイオード（ショットキーダイオード）
、Ｒ＋、Ｒａ。
Ｒ言、Ｒａは動作抵抗系、Ｖ ｅｅは電源、ＧＮＤは接
地線、ＩＮは入力、ＯＵＴは出力である。なお、トラン
ジスタＱ１１Ｑ１１Ｑ、はショットキー機能付のバイポ
ーラトランジスタである。
地線、ＩＮは入力、ＯＵＴは出力である。なお、トラン
ジスタＱ１１Ｑ１１Ｑ、はショットキー機能付のバイポ
ーラトランジスタである。
これ等によりＴＴＬ回路を構成し、その機能は、入力Ｉ
Ｎの「Ｌ」→ｒＨ，の変化を増幅して出力ＯＵＴにｒＨ
，→［ＬＪの変化を伝達するものである。
Ｎの「Ｌ」→ｒＨ，の変化を増幅して出力ＯＵＴにｒＨ
，→［ＬＪの変化を伝達するものである。
第８図は、従来例のＴＴＬ回路に係る課題を説明する図
である。
である。
図において、縦軸は出力レベルであり、出力０ＵＴＶ、
（ｖ）を示している。横軸は時間Ｌ（ｓ）である。
（ｖ）を示している。横軸は時間Ｌ（ｓ）である。
なお、Ａは波形なまり部分であり、出力レベルが「Ｈ」
→「Ｌ」に変化する時に生ずるものである。これは第１
の原因としてオフバッファトランジスタＱ、が他のトラ
ンジスタＱ、と共にダーリントン接続され、大電流動作
するため、許容電流等の関係からトランジスタ面積が大
きく形成され、これによるベース容量ｃｃｂが大きくな
り、該トランジスタＱ、のＯＦＦ動作をさせるとき、ベ
ース容量に蓄積される電荷の放電（抜き）に時間を要し
、過渡的に波形が鈍るものである。
→「Ｌ」に変化する時に生ずるものである。これは第１
の原因としてオフバッファトランジスタＱ、が他のトラ
ンジスタＱ、と共にダーリントン接続され、大電流動作
するため、許容電流等の関係からトランジスタ面積が大
きく形成され、これによるベース容量ｃｃｂが大きくな
り、該トランジスタＱ、のＯＦＦ動作をさせるとき、ベ
ース容量に蓄積される電荷の放電（抜き）に時間を要し
、過渡的に波形が鈍るものである。
また、第２の原因として、オフバッファトランジスタＱ
１のベース電位■Ｉｌが出力トランジスタＱ３のベース
電位■□コと、フェイズスプリッタトランジスタＱ４の
コレクタの飽和電位ｖ ｃｔｓと、スピードアップダイ
オードＤ、のシッットキー電位ＶＦとの加算電位よりも
下る（例えば、Ｖｃｃ＝５（ｖ）としてＶ□、 −０，
８（Ｖ）、Ｖｃｔｓ 冨０．４ （Ｖ） 、ＶＦ−０
，４（ｖ）とすると、Ｖ□＋ ＝Ｖｓｔｓ ＋Ｖｃｔｓ
＋ＶＦ＝１．６ （ｖ）以下）と、スピードアップ
ダイオードＤＩの等価抵抗ｒ６にフェイズスプリッタト
ランジスタＱ４の等価抵抗ｒ４を加え等価抵抗（ｒ４＋
ｒ、）が大きくなり、これによるオフバッファトランジ
スタＱ１の等価放電抵抗が増加し、ベース容量ＣＣｂと
該等価放電抵抗（ｒａ＋ｒｎ）に制限される時定数が大
きくなって、オフバッファトランジスタＱ１のＯＦＦが
遅くなり、出力レベル上、波形なまり部分Ａを生ずるも
のである。
１のベース電位■Ｉｌが出力トランジスタＱ３のベース
電位■□コと、フェイズスプリッタトランジスタＱ４の
コレクタの飽和電位ｖ ｃｔｓと、スピードアップダイ
オードＤ、のシッットキー電位ＶＦとの加算電位よりも
下る（例えば、Ｖｃｃ＝５（ｖ）としてＶ□、 −０，
８（Ｖ）、Ｖｃｔｓ 冨０．４ （Ｖ） 、ＶＦ−０
，４（ｖ）とすると、Ｖ□＋ ＝Ｖｓｔｓ ＋Ｖｃｔｓ
＋ＶＦ＝１．６ （ｖ）以下）と、スピードアップ
ダイオードＤＩの等価抵抗ｒ６にフェイズスプリッタト
ランジスタＱ４の等価抵抗ｒ４を加え等価抵抗（ｒ４＋
ｒ、）が大きくなり、これによるオフバッファトランジ
スタＱ１の等価放電抵抗が増加し、ベース容量ＣＣｂと
該等価放電抵抗（ｒａ＋ｒｎ）に制限される時定数が大
きくなって、オフバッファトランジスタＱ１のＯＦＦが
遅くなり、出力レベル上、波形なまり部分Ａを生ずるも
のである。
本発明は、かかる従来例の課題に鑑み創作されたもので
あり、出力レベルのｒＨ，から「Ｌ」への変化時に、オ
フバッファトランジスタのベース容量に依存される電荷
を積橿的に抜いて、出力波形の改善をすること、及びそ
の処理動作を高速にすることを可能とするＴＴＬ回路の
提供を目的とする。
あり、出力レベルのｒＨ，から「Ｌ」への変化時に、オ
フバッファトランジスタのベース容量に依存される電荷
を積橿的に抜いて、出力波形の改善をすること、及びそ
の処理動作を高速にすることを可能とするＴＴＬ回路の
提供を目的とする。
本発明のＴＴＬ回路は、その原理図を第１図に、その一
実施例を第２〜６図に示すように、その原理構成をダー
リントン接続される一対のオフバッファトランジスタＱ
ｔ ｒ ＊ Ｑ Ｉｔと、出力トランジスタＱ１３と
、フェイズスプリッタトランジスタＱ１４と、スピード
アップダイオードＤ、と、プルダウンダイオードＩ）ｌ
ｚと、動作抵抗系Ｒｔｌ＋ Ｒ１１＋Ｒ１！、Ｒ１４
とを具備するＴＴＬ回路において、前記オフバッファト
ランジスタＱ、のトランジスタ動作を補助する補助トラ
ンジスタＱＩＳを設けていることを特徴とし、 第１の回路を補助トランジスタＱＩＳのベースがフェイ
ズスプリッタトランジスタＱ、４のエミッタに接続され
、 前記補助トランジスタＱ ＋ ｓのコレクタカターリン
トン接続される一対のオフバッファトランジスタＱ１１
、Ｑ目のベース・エミッタの接合点に接続され、 前記補助トランジスタＱｌｓのエミッタが接地線ＧＮＤ
に接続され、 前記出力トランジスタＱ ＋ ｓと分担して、該オフバ
ッファトランジスタＱ ＋ ＋の電荷を抜くことを特徴
とし、 第２の回路を補助トランジスタＱ ＋ ｓのベースがフ
ェイズスプリッタトランジスタＱ ＋ ａのベースに接
続され、 前記補助トランジスタＱ１５のコレクタがダーリントン
接続される一対のオフバッファトランジスタＱ ＋ ＋
＋ Ｑ ｌｚのベース・エミッタの接合点に接続さ
れ、 前記補助トランジスタＱ ＋ ｓのエミッタがエミッタ
抵抗ＲＩ５を介して接地線ＧＮＤに接続され、前記フェ
イズスプリッタトランジスタＱ Ｉ ４と分担して、該
オフバッファトランジスタＱ ＋ ＋の電荷を抜くこと
を特徴とし、 第３の回路が補助トランジスタＱ ＋ ｓのベースがフ
ェイズスプリッタトランジスタＱ ＋ ａのベースに接
続され、 前記補助トランジスタＱ ＋ ｓのコレクタがダーリン
トン接続される一対のオフバッファトランジスタＱ ＋
＋ ＋ Ｑ ｌ ！のベース・エミッタの接合点に接
続され、 前記補助トランジスタＱ ｒ ｓのエミッタが出力トラ
ンジスタＱ ＋ ｓのベースに接続され、前記フェイズ
スプリットトランジスタＱ、と分担して、該オフバッフ
ァトランジスタＱ ＋ ＋の電荷を抜くことを特徴とし
、上記目的を達成する。
実施例を第２〜６図に示すように、その原理構成をダー
リントン接続される一対のオフバッファトランジスタＱ
ｔ ｒ ＊ Ｑ Ｉｔと、出力トランジスタＱ１３と
、フェイズスプリッタトランジスタＱ１４と、スピード
アップダイオードＤ、と、プルダウンダイオードＩ）ｌ
ｚと、動作抵抗系Ｒｔｌ＋ Ｒ１１＋Ｒ１！、Ｒ１４
とを具備するＴＴＬ回路において、前記オフバッファト
ランジスタＱ、のトランジスタ動作を補助する補助トラ
ンジスタＱＩＳを設けていることを特徴とし、 第１の回路を補助トランジスタＱＩＳのベースがフェイ
ズスプリッタトランジスタＱ、４のエミッタに接続され
、 前記補助トランジスタＱ ＋ ｓのコレクタカターリン
トン接続される一対のオフバッファトランジスタＱ１１
、Ｑ目のベース・エミッタの接合点に接続され、 前記補助トランジスタＱｌｓのエミッタが接地線ＧＮＤ
に接続され、 前記出力トランジスタＱ ＋ ｓと分担して、該オフバ
ッファトランジスタＱ ＋ ＋の電荷を抜くことを特徴
とし、 第２の回路を補助トランジスタＱ ＋ ｓのベースがフ
ェイズスプリッタトランジスタＱ ＋ ａのベースに接
続され、 前記補助トランジスタＱ１５のコレクタがダーリントン
接続される一対のオフバッファトランジスタＱ ＋ ＋
＋ Ｑ ｌｚのベース・エミッタの接合点に接続さ
れ、 前記補助トランジスタＱ ＋ ｓのエミッタがエミッタ
抵抗ＲＩ５を介して接地線ＧＮＤに接続され、前記フェ
イズスプリッタトランジスタＱ Ｉ ４と分担して、該
オフバッファトランジスタＱ ＋ ＋の電荷を抜くこと
を特徴とし、 第３の回路が補助トランジスタＱ ＋ ｓのベースがフ
ェイズスプリッタトランジスタＱ ＋ ａのベースに接
続され、 前記補助トランジスタＱ ＋ ｓのコレクタがダーリン
トン接続される一対のオフバッファトランジスタＱ ＋
＋ ＋ Ｑ ｌ ！のベース・エミッタの接合点に接
続され、 前記補助トランジスタＱ ｒ ｓのエミッタが出力トラ
ンジスタＱ ＋ ｓのベースに接続され、前記フェイズ
スプリットトランジスタＱ、と分担して、該オフバッフ
ァトランジスタＱ ＋ ＋の電荷を抜くことを特徴とし
、上記目的を達成する。
本発明によれば、オフバッファトランジスタＱ ＋ ＋
のトランジスタ動作を補助する補助トランジスタＱＣｓ
を具備している。
のトランジスタ動作を補助する補助トランジスタＱＣｓ
を具備している。
このため、オフバッファトランジスタＱ、のべ−大容量
に依存される電荷をフェイズスプリッタトランジスタＱ
、や出力トランジスタＱ ｒ ｓに同相に動作して高速
に抜くことができる。
に依存される電荷をフェイズスプリッタトランジスタＱ
、や出力トランジスタＱ ｒ ｓに同相に動作して高速
に抜くことができる。
これにより、特に出力レベル「Ｈ」→’ＬＪ 変化時の
出力波形を高速に立ち下げ、従来の出力波形なまり部分
の発生をなくして出力波形を改善することが可能となる
。
出力波形を高速に立ち下げ、従来の出力波形なまり部分
の発生をなくして出力波形を改善することが可能となる
。
また、第１の回路によれば、補助トランジスタＱＩＳが
スピードアップダイオードＤ Ｉ １及びフェイズスプ
リッタトランジスタＱ ＋ ａの直列回路と並列に接続
され、特にＤＩ＋の等価抵抗にＱｌ４の内部抵抗を加え
た等価放電抵抗とオフバッファトランジスタのベース容
量とにより形成される時定数について、ＱＩＳのクラン
プ電位に至るまで出力トランジスタＱ ＋ ｓと同相に
電荷を抜くことができる。
スピードアップダイオードＤ Ｉ １及びフェイズスプ
リッタトランジスタＱ ＋ ａの直列回路と並列に接続
され、特にＤＩ＋の等価抵抗にＱｌ４の内部抵抗を加え
た等価放電抵抗とオフバッファトランジスタのベース容
量とにより形成される時定数について、ＱＩＳのクラン
プ電位に至るまで出力トランジスタＱ ＋ ｓと同相に
電荷を抜くことができる。
これにより、従来のような出力波形に波形なまり部分を
発生することなく、「Ｌ」レベルに鋭く立ち下げること
が可能となる。
発生することなく、「Ｌ」レベルに鋭く立ち下げること
が可能となる。
さらに、第２の回路によれば、補助トランジスタＱ ｒ
ｓがフェイズスプリッタトランジスタＱ ｔ ａと並
列に接続される。
ｓがフェイズスプリッタトランジスタＱ ｔ ａと並
列に接続される。
このた゛め、Ｑｌ４とＱ ＋ ｓとが同相で動作され、
出力レベルｒＨＪ→「Ｌ」変化時に、Ｑｌ、の動作閾値
電圧ｖｌｌと、Ｑ ｒ ｓのクランプ電位ｖ ｃｉｓ
とを加算した電位までＱ、のベース容量に蓄積される電
荷を抜くことができる。
出力レベルｒＨＪ→「Ｌ」変化時に、Ｑｌ、の動作閾値
電圧ｖｌｌと、Ｑ ｒ ｓのクランプ電位ｖ ｃｉｓ
とを加算した電位までＱ、のベース容量に蓄積される電
荷を抜くことができる。
これにより、第２の実施例では第１の実施例に比べて、
Ｑ １５の動作開始と共にＱ、の電荷抜き動作を開始す
ることができるので、Ｑ ＋ ａの動作時間分だけ波形
の立ち下りを高速にすることが可能となる。
Ｑ １５の動作開始と共にＱ、の電荷抜き動作を開始す
ることができるので、Ｑ ＋ ａの動作時間分だけ波形
の立ち下りを高速にすることが可能となる。
第３の回路によれば、補助トランジスタＱ、ｓのエミッ
タがＱｌ３のベースに接続されている。
タがＱｌ３のベースに接続されている。
このため、Ｑ ＋ ｓとＱ、とは直列に動作し、Ｑ ＋
３のベース電流がＱ、の抜き始めた電荷と、負荷抵抗
ＲＩ！に表れる電荷により合算されたものになり、これ
によりＱ ＋ ｓを高速に動作させることが可能となる
。
３のベース電流がＱ、の抜き始めた電荷と、負荷抵抗
ＲＩ！に表れる電荷により合算されたものになり、これ
によりＱ ＋ ｓを高速に動作させることが可能となる
。
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第２〜６図は本発明の実施例に係るＴＴＬ回路を説明す
る図であり、第２図は本発明の第１の実施例に係るＴＴ
Ｌ回路を説明する図を示している。
る図であり、第２図は本発明の第１の実施例に係るＴＴ
Ｌ回路を説明する図を示している。
図において、Ｑ、は例えばｎｐｎ型のバイポーラトラン
ジスタから成るオフバッファトランジスタであり、その
コレクタが電源線Ｖｃｃ（＝５（ｖ））に負荷抵抗（コ
レクタ抵抗）Ｒ６１を介し接続され、エミッタが出力Ｏ
ＵＴに接続されている。
ジスタから成るオフバッファトランジスタであり、その
コレクタが電源線Ｖｃｃ（＝５（ｖ））に負荷抵抗（コ
レクタ抵抗）Ｒ６１を介し接続され、エミッタが出力Ｏ
ＵＴに接続されている。
また、Ｑ ＋ ｔはショットキー機能付のバイポーラト
ランジスタであり、Ｑ ｌ １とダーリントン接続され
、一対のオフバッファトランジスタを構成するものであ
る。なお、ダーリントン接続とは、Ｑ１！のコレクタと
Ｑ、のコレクタとが接続され、かつＱＩ！のエミッタが
Ｑ、のベースに接続され、Ｑ ＋ ＋の電流増幅率をｈ
ｒｔ＋＋Ｑ＋＊の電流増幅率をｈ Ｆｉｔとすると両者
の積で表される接続方法である。
ランジスタであり、Ｑ ｌ １とダーリントン接続され
、一対のオフバッファトランジスタを構成するものであ
る。なお、ダーリントン接続とは、Ｑ１！のコレクタと
Ｑ、のコレクタとが接続され、かつＱＩ！のエミッタが
Ｑ、のベースに接続され、Ｑ ＋ ＋の電流増幅率をｈ
ｒｔ＋＋Ｑ＋＊の電流増幅率をｈ Ｆｉｔとすると両者
の積で表される接続方法である。
また、Ｑ ＋ ｓは出力トランジスタであり、ｎｐｎ型
のショットキー機能付のバイポーラトランジスタである
。なお、コレクタが出力ＯＵＴに接続され、ベースがＱ
＋ ＜のエミッタに接続され、エミッタが接地線ＧＮ
Ｄに接続される。
のショットキー機能付のバイポーラトランジスタである
。なお、コレクタが出力ＯＵＴに接続され、ベースがＱ
＋ ＜のエミッタに接続され、エミッタが接地線ＧＮ
Ｄに接続される。
なお、Ｑ ＋ ａはフェイズスプリッタトランジスタで
あり、コレクタが電源線ＶＣＣと負荷抵抗Ｒ１□を介し
て接続され、ベースが入力ＩＮに接続され、エミッタが
Ｉ）ｔｔと抵抗ＲＩ４とを介して接地線ＧＮＤに接続さ
れている。
あり、コレクタが電源線ＶＣＣと負荷抵抗Ｒ１□を介し
て接続され、ベースが入力ＩＮに接続され、エミッタが
Ｉ）ｔｔと抵抗ＲＩ４とを介して接地線ＧＮＤに接続さ
れている。
また、Ｄ、はスピードアップダイオード（ショットキー
ダイオード）、Ｄ＋ｚはプルダウンダイオード（ショッ
トキーダイオード）であり、Ｑ、のベース電荷やＱ ＋
３のベース電荷を抜くダイオードである。
ダイオード）、Ｄ＋ｚはプルダウンダイオード（ショッ
トキーダイオード）であり、Ｑ、のベース電荷やＱ ＋
３のベース電荷を抜くダイオードである。
Ｑ ＋ ｓはオフバッファトランジスタＱ ＋ ＋のト
ランジスタ動作を補助する補助トランジスタである。
ランジスタ動作を補助する補助トランジスタである。
なお、本発明の実施例ではｎｐｎ型のショットキー機能
付のバイポーラトランジスタを用いている。
付のバイポーラトランジスタを用いている。
また、その接続方法はＱ ＋ ｓのコレクタと、ダーリ
ントン接続されるオフバッファトランジスタＱｌ。
ントン接続されるオフバッファトランジスタＱｌ。
Ｑｌｌのエミッタ・ベースの交点とを接続し、負荷抵抗
Ｒ１３をコレクタ抵抗として機能させ、Ｑ ＋ ｓのベ
ースをフェイズスプリッタトランジスタＱ ＋ ４のエ
ミッタに接続し、Ｑ Ｉａのエミッタを接地線ＧＮＤに
接続するものである。
Ｒ１３をコレクタ抵抗として機能させ、Ｑ ＋ ｓのベ
ースをフェイズスプリッタトランジスタＱ ＋ ４のエ
ミッタに接続し、Ｑ Ｉａのエミッタを接地線ＧＮＤに
接続するものである。
なお、ショットキー機能付バイポーラトランジスタＱ
＋ ｔ −Ｑ ＋ ｓは、トランジスタが飽和状態にな
らないように、例えばベース電位Ｖ、−１ｖに対して０
．４ｖクランプし、コレクタ電位Ｖｃ−０，６Ｖにする
機能を存している。
＋ ｔ −Ｑ ＋ ｓは、トランジスタが飽和状態にな
らないように、例えばベース電位Ｖ、−１ｖに対して０
．４ｖクランプし、コレクタ電位Ｖｃ−０，６Ｖにする
機能を存している。
次に、この回路動作を補助トランジスタＱ ＋ ｓの動
作機能を含めて説明する。
作機能を含めて説明する。
まず入力ＩＮがｒｌ（Ｊのとき、フェイズスプリッタト
ランジスタＱ４が「ＯＮ」し、負荷抵抗Ｒ目に電流が流
れ、電圧降下を生じ、オフバッファトランジスタＱｌ！
のベース電位Ｖ□１が動作閾値電圧（直流０．８ｖ）以
下になり、Ｑ ＋ｔはｒＯＦＦ、＋ Ｌ１１Ｑ、も同様
にｒＯＦＦ、Ｌ、補助トランジスタＱ ＋ ｓと出力ト
ランジスタＱ１．とがｒＬ」を出力ＯＵＴする。
ランジスタＱ４が「ＯＮ」し、負荷抵抗Ｒ目に電流が流
れ、電圧降下を生じ、オフバッファトランジスタＱｌ！
のベース電位Ｖ□１が動作閾値電圧（直流０．８ｖ）以
下になり、Ｑ ＋ｔはｒＯＦＦ、＋ Ｌ１１Ｑ、も同様
にｒＯＦＦ、Ｌ、補助トランジスタＱ ＋ ｓと出力ト
ランジスタＱ１．とがｒＬ」を出力ＯＵＴする。
また、入力！Ｎが「Ｌ」のとき、負荷抵抗Ｒ１！には電
圧降下が発生しないので、オフバッファトランジスタが
共にｒＯＮ、Ｌ、ｒＨ，を出力ＯＵＴする。
圧降下が発生しないので、オフバッファトランジスタが
共にｒＯＮ、Ｌ、ｒＨ，を出力ＯＵＴする。
なお、出力レベルが「Ｈ」→「Ｌ」に変化する場合、補
助トランジスタＱ １５がスピードアップダイオードＤ
Ｉ＋及びフェイズスプリッタトランジスタＱ ＋ ａの
直列回路と並列に接続されているので、特にＱ１０がｒ
Ｈ」−「Ｌ」に変化して、Ｄｌ１５Ｑ１４．貼！＋Ｒ１
４によりＱ、のベース容量に依存する電荷の吸収動作を
殆ど終了した後も、Ｄ、の等価抵抗にＱ Ｉ ４の等価
抵抗を加えた等価放電抵抗と、オフバッファトランジス
タＱ Ｉ＋のベース容量とにより形成される時定数につ
いて、Ｑ ＋ ｓのクランプ電位（０，４ｖ）に至るま
で出力トランジスタＱ ＋ ｓと同相に電荷を抜くこと
ができる。
助トランジスタＱ １５がスピードアップダイオードＤ
Ｉ＋及びフェイズスプリッタトランジスタＱ ＋ ａの
直列回路と並列に接続されているので、特にＱ１０がｒ
Ｈ」−「Ｌ」に変化して、Ｄｌ１５Ｑ１４．貼！＋Ｒ１
４によりＱ、のベース容量に依存する電荷の吸収動作を
殆ど終了した後も、Ｄ、の等価抵抗にＱ Ｉ ４の等価
抵抗を加えた等価放電抵抗と、オフバッファトランジス
タＱ Ｉ＋のベース容量とにより形成される時定数につ
いて、Ｑ ＋ ｓのクランプ電位（０，４ｖ）に至るま
で出力トランジスタＱ ＋ ｓと同相に電荷を抜くこと
ができる。
これにより、従来のような出力波形に波形なまり部分を
発生することなく、「Ｌ」レベルに鋭く立ち下げること
が可能となる。
発生することなく、「Ｌ」レベルに鋭く立ち下げること
が可能となる。
第３図は本発明の第２の実施例に係るＴＴＬ回路を説明
する図である。
する図である。
図において、第１の実施例と同じ符号のものは同じ機能
を有するので説明を省略する。なお、補助トランジスタ
Ｑ ＋ ｓのコレクタの接続は第１の実施例と同様であ
るが、ベースとエミッタについて接続方法を異にしてい
る。
を有するので説明を省略する。なお、補助トランジスタ
Ｑ ＋ ｓのコレクタの接続は第１の実施例と同様であ
るが、ベースとエミッタについて接続方法を異にしてい
る。
すなわち、補助トランジスタＱ ｒ ｓのベースはフェ
イズスプリッタトランジスタＱ ＋ ４のベースに接続
され、ＱＩＳのエミッタは負荷抵抗ＩＲ１５を介して接
地！ＩＧＮＤに接続される。
イズスプリッタトランジスタＱ ＋ ４のベースに接続
され、ＱＩＳのエミッタは負荷抵抗ＩＲ１５を介して接
地！ＩＧＮＤに接続される。
このため、Ｑ、とＱ ＋ ｓとが並列に接続され、同相
で動作をされ、出力レベルｒＨ，→「Ｌ」変化時に、出
力トランジスタＱ１３の動作闇値電圧ｖ、！（’；０．
８ｖ）と、Ｑ ＋ ｓのクランプ電位Ｖｃｔｓ （＝
０，４ｖ）とを加算した電位（！＝ｉ１．２ｖ）までオ
フバッファトランジスタのベース容量に蓄積された電荷
を抜くことができる。
で動作をされ、出力レベルｒＨ，→「Ｌ」変化時に、出
力トランジスタＱ１３の動作闇値電圧ｖ、！（’；０．
８ｖ）と、Ｑ ＋ ｓのクランプ電位Ｖｃｔｓ （＝
０，４ｖ）とを加算した電位（！＝ｉ１．２ｖ）までオ
フバッファトランジスタのベース容量に蓄積された電荷
を抜くことができる。
これにより、Ｑ Ｉａの動作後にこれを補う形でＱ ＋
ｓの動作が始まり、ＱＩｌをｒＯＦＦＪにする動作時
間を要する第１の実施例に比べて、第２の実施例では、
Ｑ ＋ ａ ＋ Ｑ ＋ ｓの動作開始と共にＱ、のト
ランジスタの電荷抜きが開始されるので、第１の実施例
に係るＱ ｒ ａの動作時間分だけ波形の立ち下がりを
高速化することが可能となる。
ｓの動作が始まり、ＱＩｌをｒＯＦＦＪにする動作時
間を要する第１の実施例に比べて、第２の実施例では、
Ｑ ＋ ａ ＋ Ｑ ＋ ｓの動作開始と共にＱ、のト
ランジスタの電荷抜きが開始されるので、第１の実施例
に係るＱ ｒ ａの動作時間分だけ波形の立ち下がりを
高速化することが可能となる。
第４図は、第３の実施例に係るＴＴＬ回路を説明する図
である。
である。
図において、第１の実施例と同じ符号のものは同じ機能
を有するので説明を省略する。なお、補助トランジスタ
ＱＣｓのコレクタ及びベースの接続は第２の実施例と同
様であるが、エミッタの接続方法が異っている。
を有するので説明を省略する。なお、補助トランジスタ
ＱＣｓのコレクタ及びベースの接続は第２の実施例と同
様であるが、エミッタの接続方法が異っている。
すなわち、補助トランジスタＱ ＋ ｓのエミッタが出
力トランジスタＱｌ！のベースに接続されている。
力トランジスタＱｌ！のベースに接続されている。
このため、Ｑ ＋ ｓとＱ ＋ ｉとは直列に動作をし
、かつフェイズスプリッタトランジスタＱ、４と同相に
動作をする。従って、出力トランジスタＱ ｌ ３はＱ
ｒ ＋の電荷と、負荷抵抗Ｒ１に表れる電荷とをベー
ス電流としてＱ１３を高速に動作させることができる。
、かつフェイズスプリッタトランジスタＱ、４と同相に
動作をする。従って、出力トランジスタＱ ｌ ３はＱ
ｒ ＋の電荷と、負荷抵抗Ｒ１に表れる電荷とをベー
ス電流としてＱ１３を高速に動作させることができる。
これにより、Ｑ ＋ ＋の電荷を急速に抜くことができ
、出力波形を鋭く立ち下げる二とが可能となる。
、出力波形を鋭く立ち下げる二とが可能となる。
第５図は本発明、の各実施例に係る出力波形を説明する
図である。
図である。
図において、縦軸は出力レベルであり、出力ＯＵＴの電
位を表している。横軸は時間もである。なお、出力波形
は補助トランジスタＱ ｌｓを接続したことにより、出
力レベルｒＨ，→「ＬＪ変化時に鋭く立ち下っている。
位を表している。横軸は時間もである。なお、出力波形
は補助トランジスタＱ ｌｓを接続したことにより、出
力レベルｒＨ，→「ＬＪ変化時に鋭く立ち下っている。
第６図は本発明の各実施例に係る出力波形と従来例とを
比較する図である。
比較する図である。
図において、実線部分のＡは本発明に係る出力波形であ
り、−点鎖線部分Ｂは従来例に係る出力波形を示してい
る。
り、−点鎖線部分Ｂは従来例に係る出力波形を示してい
る。
従って補助トランジスタＱ ｒ ｓを接続することによ
り、出力波形の改善をすることができる。
り、出力波形の改善をすることができる。
このようにして、オフバッファトランジスタＱＩＩの動
作機能を補助する補助トランジスタＱＩｓを具備してい
る。
作機能を補助する補助トランジスタＱＩｓを具備してい
る。
このため、ＱＩｌのベース容量に依存させる電荷をＱ
＋ ４や出力トランジスタＱ ｒ ｓに同相に動作して
、高速に抜くことができる。
＋ ４や出力トランジスタＱ ｒ ｓに同相に動作して
、高速に抜くことができる。
これにより、特に出力レベルｒＨ，→「Ｌ」変化時の出
力波形を高速に立ち下げ、従来のような波形なまり部分
の発生を無くして、出力波形を改善することが可能とな
る。
力波形を高速に立ち下げ、従来のような波形なまり部分
の発生を無くして、出力波形を改善することが可能とな
る。
以上説明したように、本発明によれば、ＴＴＬ回路の補
助トランジスタを接続することにより、オフバッファト
ランジスタの電荷を積極的に抜くことが可能となる。
助トランジスタを接続することにより、オフバッファト
ランジスタの電荷を積極的に抜くことが可能となる。
このため、出力波形の改善をすること、及びトランジス
タ動作を高速にすることができ、これによりＴＴＬ回路
の動作機能を向上させることが可能となる。
タ動作を高速にすることができ、これによりＴＴＬ回路
の動作機能を向上させることが可能となる。
第１図は、本発明の各実施例に係るＴＴＬ回路の原理構
成図、 第２図は、本発明の第１の実施例に係るＴＴＬ回路を説
明する図、 第３図は、本発明の第２の実施例に係るＴＴＬ回路を説
明する図、 第４図は、本発明の第３の実施例に係るＴＴＬ回路を説
明する図、 第５図は、本発明の各実施例に係る出力波形を説明する
図、 第６図は、本発明の各実施例に係る出力波形と従来例と
を比較する図、 第７図は、従来例に係るＴＴＬ回路を説明する図、 第８図は、従来の例のＴＴＬ回路に係る課題を説明する
図である。 （符号の説明） Ｑ Ｉ＋ Ｑｚ＋ （Ｌ＋＋ （Ｌｘ・・・オフバッ
ファトランジスタ、 Ｑ１１Ｑ、ｆｆ・・・出力トランジスタ、Ｑ１１Ｑ１１
・・・フェイズスプリッタトランジスタ、Ｄ＋、Ｄ、・
・・スピードアップダイオード、Ｄｚ、Ｄ、ｔ・・・プ
ルダウンダイオード、Ｒ６〜Ｒ１１Ｒ１１〜ＲＩ５・・
・負荷抵抗（動作抵抗系）、 Ｑ ＋ ｓ・・・補助トランジスタ、 Ａ・・・波形なまり部分、 ＶＣＣ・・・電源線、 ＧＮＤ・・・接地線、 ＩＮ・・・入力、 ＯＵＴ・・・出力 Ｑ１１Ｑ１１・・・ｎｐｎ型バイポーラトランジスタ、
Ｑ２〜Ｑ１１Ｑ１１〜Ｑ １ ｓ・・・ショットキー機
能付ｎｐｎ型バイポーラトランジスタ。
成図、 第２図は、本発明の第１の実施例に係るＴＴＬ回路を説
明する図、 第３図は、本発明の第２の実施例に係るＴＴＬ回路を説
明する図、 第４図は、本発明の第３の実施例に係るＴＴＬ回路を説
明する図、 第５図は、本発明の各実施例に係る出力波形を説明する
図、 第６図は、本発明の各実施例に係る出力波形と従来例と
を比較する図、 第７図は、従来例に係るＴＴＬ回路を説明する図、 第８図は、従来の例のＴＴＬ回路に係る課題を説明する
図である。 （符号の説明） Ｑ Ｉ＋ Ｑｚ＋ （Ｌ＋＋ （Ｌｘ・・・オフバッ
ファトランジスタ、 Ｑ１１Ｑ、ｆｆ・・・出力トランジスタ、Ｑ１１Ｑ１１
・・・フェイズスプリッタトランジスタ、Ｄ＋、Ｄ、・
・・スピードアップダイオード、Ｄｚ、Ｄ、ｔ・・・プ
ルダウンダイオード、Ｒ６〜Ｒ１１Ｒ１１〜ＲＩ５・・
・負荷抵抗（動作抵抗系）、 Ｑ ＋ ｓ・・・補助トランジスタ、 Ａ・・・波形なまり部分、 ＶＣＣ・・・電源線、 ＧＮＤ・・・接地線、 ＩＮ・・・入力、 ＯＵＴ・・・出力 Ｑ１１Ｑ１１・・・ｎｐｎ型バイポーラトランジスタ、
Ｑ２〜Ｑ１１Ｑ１１〜Ｑ １ ｓ・・・ショットキー機
能付ｎｐｎ型バイポーラトランジスタ。
Claims (4)
- （１）ダーリントン接続される一対のオフバッファトラ
ンジスタ（Ｑ＿１＿１、Ｑ＿１＿２）と、出力トランジ
スタ（Ｑ＿１＿３）と、フェイズスプリッタトランジス
タ（Ｑ＿１＿４）と、スピードアップダイオード（Ｄ＿
１＿１）と、プルダウンダイオード（Ｄ＿１＿２）と、
動作抵抗系（Ｒ＿１＿１、Ｒ＿１＿２、Ｒ＿１＿３、Ｒ
＿１＿４）とを具備するＴＴＬ回路において、 前記オフバッファトランジスタ（Ｑ＿１＿１）のトラン
ジスタ動作を補助する補助トランジスタ（Ｑ＿１＿５）
を設けていることを特徴とするＴＴＬ回路。 - （２）補助トランジスタ（Ｑ＿１＿５）のベースがフェ
イズスプリッタトランジスタ（Ｑ＿１＿４）のエミッタ
に接続され、 前記補助トランジスタ（Ｑ＿１＿５）のコレクタがダー
リントン接続される一対のオフバッファトランジスタ（
Ｑ＿１＿１、Ｑ＿１＿２）のベース・エミッタの接合点
に接続され、 前記補助トランジスタ（Ｑ＿１＿５）のエミッタが接地
線（ＧＮＤ）に接続され、 前記出力トランジスタ（Ｑ＿１＿３）と分担して、該オ
フバッファトランジスタ（Ｑ＿１＿１）の電荷を抜くこ
とを特徴とする請求項１記載のＴＴＬ回路。 - （３）補助トランジスタ（Ｑ＿１＿５）のベースがフェ
イズスプリッタトランジスタ（Ｑ＿１＿４）のベースに
接続され、 前記補助トランジスタ（Ｑ＿１＿５）のコレクタがダー
リントン接続される一対のオフバッファトランジスタ（
Ｑ＿１＿１、Ｑ＿１＿２）のベース・エミッタの接合点
に接続され、 前記補助トランジスタ（Ｑ＿１＿５）のエミッタが動作
抵抗系（Ｒ＿１＿５）を介して接地線（ＧＮＤ）に接続
され、 前記フェイズスプリッタトランジスタ（Ｑ＿１＿４）と
分担して、該オフバッファトランジスタ（Ｑ＿１＿１）
の電荷を抜くことを特徴とする請求項１記載のＴＴＬ回
路。 - （４）補助トランジスタ（Ｑ＿１＿５）のベースがフェ
イズスプリッタトランジスタ（Ｑ＿１＿４）のベースに
接続され、 前記補助トランジスタ（Ｑ＿１＿５）のコレクタがダー
リントン接続される一対のオフバッファトランジスタ（
Ｑ＿１＿１、Ｑ＿１＿２）のベース・エミッタの接合点
に接続され、 前記補助トランジスタ（Ｑ＿１＿５）のエミッタが出力
トランジスタ（Ｑ＿１＿３）のベースに接続され、前記
フェイズスプリッタトランジスタ（Ｑ＿１＿４）と分担
して、該オフバッファトランジスタ（Ｑ＿１＿１）の電
荷を抜くことを特徴とする請求項１記載のＴＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180579A JPH0230216A (ja) | 1988-07-20 | 1988-07-20 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180579A JPH0230216A (ja) | 1988-07-20 | 1988-07-20 | Ｔｔｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230216A true JPH0230216A (ja) | 1990-01-31 |
Family
ID=16085734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63180579A Pending JPH0230216A (ja) | 1988-07-20 | 1988-07-20 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537348A (ja) * | 1991-08-02 | 1993-02-12 | Sharp Corp | 出力回路 |
-
1988
- 1988-07-20 JP JP63180579A patent/JPH0230216A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537348A (ja) * | 1991-08-02 | 1993-02-12 | Sharp Corp | 出力回路 |
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