JPH0648780B2 - スイッチング回路 - Google Patents
スイッチング回路Info
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- JPH0648780B2 JPH0648780B2 JP3119875A JP11987591A JPH0648780B2 JP H0648780 B2 JPH0648780 B2 JP H0648780B2 JP 3119875 A JP3119875 A JP 3119875A JP 11987591 A JP11987591 A JP 11987591A JP H0648780 B2 JPH0648780 B2 JP H0648780B2
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Description
【０００１】
【産業上の利用分野】本発明はスイッチング回路に係
り、特に高電流負荷を駆動するために好適なスイッチン
グ回路に関する。
り、特に高電流負荷を駆動するために好適なスイッチン
グ回路に関する。
【０００２】
【従来の技術】比較的大きな負荷をスイッチングできる
回路として、図１の様名ＴＴＬ（ｔｒａｎｓｉｓｔｏｒ
ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ）回路が良く知ら
れている。図１において、１１，１２，１３はショット
キー，クランプ付きのＮＰＮトランジスタ、１４はレベ
ルシフトダイオード、１５，１６，１７は抵抗である。
回路として、図１の様名ＴＴＬ（ｔｒａｎｓｉｓｔｏｒ
ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ）回路が良く知ら
れている。図１において、１１，１２，１３はショット
キー，クランプ付きのＮＰＮトランジスタ、１４はレベ
ルシフトダイオード、１５，１６，１７は抵抗である。
【０００３】入力端子１０の電位ＶI が高レベルにスイ
ッチするとＮＰＮトランジスタ１１，１３がオンし、Ｎ
ＰＮトランジスタ１２がオフする。したがって、負荷Ｃ
L に蓄積された電荷はＮＰＮトランジスタ１３を通して
接地電位ＧＮＤに放電され、出力端子１８の電位Ｖ0 は
低レベルにスイッチする。次に入力端子１０の電位Ｖ1
が低レベルにスイッチするとＮＰＮトランジスタ１１，
１３がオフし、ＮＰＮトランジスタ１２がオンする。し
たがって、電源端子１９から抵抗１７、ＮＰＮトランジ
スタ１２、ダイオード１４を通して負荷ＣＬ の充電電
流が流れ、出力端子１８の電位Ｖ0 は高レベルにスイッ
チする。この回路は高負荷を比較的高速でスイッチング
できる利点があが、反面ＮＰＮトランジスタ１１，１
２，１３の飽和防止のためショットキーダイオードの形
成が不可欠であり、製造コストが高くなる。 また、Ｔ
ＴＬ回路等の出力段がバイポーラトランジスタで構成さ
れる出力バッファ回路では出力が低レベルのとき、規定
の出力電圧ＶOLで規定の直流電流ＩOLをＳＩＮＫできな
ければならない。例えば典型的なＴＴＬ回路ではＶOL＝
０.４ ＶでＩOL＝１６ｍＡである。したがって、入力端
子１０の電圧ＶI が高レベルのとき、電源端子１９の電
圧ＶCC，抵抗１５，ＮＰＮトランジスタ１１を通してＮ
ＰＮトランジスタ１３にＩOL＝１６ｍＡを流すに必要な
ベース電流を常に流しつづける必要があり、消費電力が
大きくなるという問題点がある。
ッチするとＮＰＮトランジスタ１１，１３がオンし、Ｎ
ＰＮトランジスタ１２がオフする。したがって、負荷Ｃ
L に蓄積された電荷はＮＰＮトランジスタ１３を通して
接地電位ＧＮＤに放電され、出力端子１８の電位Ｖ0 は
低レベルにスイッチする。次に入力端子１０の電位Ｖ1
が低レベルにスイッチするとＮＰＮトランジスタ１１，
１３がオフし、ＮＰＮトランジスタ１２がオンする。し
たがって、電源端子１９から抵抗１７、ＮＰＮトランジ
スタ１２、ダイオード１４を通して負荷ＣＬ の充電電
流が流れ、出力端子１８の電位Ｖ0 は高レベルにスイッ
チする。この回路は高負荷を比較的高速でスイッチング
できる利点があが、反面ＮＰＮトランジスタ１１，１
２，１３の飽和防止のためショットキーダイオードの形
成が不可欠であり、製造コストが高くなる。 また、Ｔ
ＴＬ回路等の出力段がバイポーラトランジスタで構成さ
れる出力バッファ回路では出力が低レベルのとき、規定
の出力電圧ＶOLで規定の直流電流ＩOLをＳＩＮＫできな
ければならない。例えば典型的なＴＴＬ回路ではＶOL＝
０.４ ＶでＩOL＝１６ｍＡである。したがって、入力端
子１０の電圧ＶI が高レベルのとき、電源端子１９の電
圧ＶCC，抵抗１５，ＮＰＮトランジスタ１１を通してＮ
ＰＮトランジスタ１３にＩOL＝１６ｍＡを流すに必要な
ベース電流を常に流しつづける必要があり、消費電力が
大きくなるという問題点がある。
【０００４】また、出力段に電荷蓄積効果のあるバイポ
ーラトランジスタを使用しているので、バイポーラトラ
ンジスタのベースに蓄積された電荷によってバイポーラ
トランジスタがオフに切換わる時間が長くなる。
ーラトランジスタを使用しているので、バイポーラトラ
ンジスタのベースに蓄積された電荷によってバイポーラ
トランジスタがオフに切換わる時間が長くなる。
【０００５】比較的大きな負荷を駆動できる他の従来例
として図２の様なＣＭＯＳ回路が広く知られている。図
２において、２１，２３はＰＭＯＳトランジスタ、２
２，２４はＮＭＯＳトランジスタであり、PMOS21とNMOS
22で駆動段インバータを構成し、PMOS23，NMOS24で出力
段インバータを構成する。
として図２の様なＣＭＯＳ回路が広く知られている。図
２において、２１，２３はＰＭＯＳトランジスタ、２
２，２４はＮＭＯＳトランジスタであり、PMOS21とNMOS
22で駆動段インバータを構成し、PMOS23，NMOS24で出力
段インバータを構成する。
【０００６】入力端子２０の電位ＶI が高レベルにスイ
ッチするとPMOS21がオフ、NMOS22がオンとなり、次いで
PMOS23がオンし、NMOS24がオフとなる。したがって、電
圧ＶCCの電源端子２６よりPMOS23を通って負荷ＣL への
充電電流が流れ、出力端子２５の電位Ｖ0 は高レベルに
スイッチする。次に、入力端子の電圧Ｖ2 が低レベルに
スイッチするとPMOS21がオン、NMOS22がオフし、次いで
PMOS23がオフ、NMOS24がオンとなる。したがって、負荷
ＣL に充電された電荷はNMOS24を通して接地電位ＧＮＤ
に放電され、出力端子２５の電位Ｖ0は低レベルにスイ
ッチする。
ッチするとPMOS21がオフ、NMOS22がオンとなり、次いで
PMOS23がオンし、NMOS24がオフとなる。したがって、電
圧ＶCCの電源端子２６よりPMOS23を通って負荷ＣL への
充電電流が流れ、出力端子２５の電位Ｖ0 は高レベルに
スイッチする。次に、入力端子の電圧Ｖ2 が低レベルに
スイッチするとPMOS21がオン、NMOS22がオフし、次いで
PMOS23がオフ、NMOS24がオンとなる。したがって、負荷
ＣL に充電された電荷はNMOS24を通して接地電位ＧＮＤ
に放電され、出力端子２５の電位Ｖ0は低レベルにスイ
ッチする。
【０００７】この回路の最大の利点は入力電位ＶI が高
レベル又は低レベルの定常状態では消費電力がほぼ零で
低消費電力にできる点があるが、反面、高速化が困難
で、スイッチング時の消費電力が駆動段のスイッチング
波形の立上り，立下り特性に依存し、大きくなり易いと
いう問題点がある。
レベル又は低レベルの定常状態では消費電力がほぼ零で
低消費電力にできる点があるが、反面、高速化が困難
で、スイッチング時の消費電力が駆動段のスイッチング
波形の立上り，立下り特性に依存し、大きくなり易いと
いう問題点がある。
【０００８】図２の回路において、出力段の負荷駆動能
力を大きくするには出力段のPMOS23とNMOS24のチャネル
幅Ｗを大きく設計する必要がある。図３は図２における
駆動段のPMOS21とNMOS22のチャネル幅を一定とし、出力
段のPMOS23，NMOS24のチャネル幅をＷ1 と２Ｗ1 に変え
た場合の負荷容量に対する遅延時間特性を示したもので
ある。図３より、明らかなように、出力段の駆動能力を
２倍に大きくしたにもかかわらず、負荷容量Ｃ1 以下で
は遅延時間が大きくなっている。この原因は出力段のPM
OS23及びNMOS24のチャネル幅を２倍に大きくした事によ
りゲート入力容量が２倍になり、駆動段の能力が不足し
て遅延時間が大きくなったためである。駆動段の駆動能
力が不足すると、別の不具合が加わる。すなわち、駆動
段の駆動能力が不足すると出力段の入力波形の変化はよ
りゆるやかなものとなる。したがって、出力段のスイッ
チングの過渡期において、出力段のPMOS23とNMOS24が共
にＯＮしている時間が長くなりスイッチング時の消費電
力が大きくなる。
力を大きくするには出力段のPMOS23とNMOS24のチャネル
幅Ｗを大きく設計する必要がある。図３は図２における
駆動段のPMOS21とNMOS22のチャネル幅を一定とし、出力
段のPMOS23，NMOS24のチャネル幅をＷ1 と２Ｗ1 に変え
た場合の負荷容量に対する遅延時間特性を示したもので
ある。図３より、明らかなように、出力段の駆動能力を
２倍に大きくしたにもかかわらず、負荷容量Ｃ1 以下で
は遅延時間が大きくなっている。この原因は出力段のPM
OS23及びNMOS24のチャネル幅を２倍に大きくした事によ
りゲート入力容量が２倍になり、駆動段の能力が不足し
て遅延時間が大きくなったためである。駆動段の駆動能
力が不足すると、別の不具合が加わる。すなわち、駆動
段の駆動能力が不足すると出力段の入力波形の変化はよ
りゆるやかなものとなる。したがって、出力段のスイッ
チングの過渡期において、出力段のPMOS23とNMOS24が共
にＯＮしている時間が長くなりスイッチング時の消費電
力が大きくなる。
【０００９】
【発明が解決しようとする課題】本発明は上記した従来
技術の欠点を除去し、低消費電力、高速で高負荷を駆動
できるスイッチング回路を提供することにある。
技術の欠点を除去し、低消費電力、高速で高負荷を駆動
できるスイッチング回路を提供することにある。
【００１０】本発明によれば前記目的は、所定の負荷に
接続され、該負荷の電流スイッチとして作用する出力段
と該出力段を駆動する駆動段とからなるスイッチング回
路に於いて、 上記出力段を、制御ゲートを含む３端子を有し、制御ゲ
ートである第１の端子が上記駆動段の出力端子に接続さ
れ、第２の端子が上記負荷を介して第１の電位部に接続
され、第３の端子が第２の電位部に接続されるトランジ
スタで構成し、 上記駆動段を、上記出力段のトランジスタを駆動するバ
イポーラトランジスタと、入力信号に応答して、上記バ
イポーラトランジスタを駆動するＭＯＳトランジスタと
を含み、この駆動段の出力の高レベルまたは低レベルの
少なくとも一方の出力が、上記第１の電位部の電位また
は上記第２の電位部の電位となり、かつ、非飽和動作す
るバイポーラ・ＭＯＳ複合回路により構成することによ
り達成される。
接続され、該負荷の電流スイッチとして作用する出力段
と該出力段を駆動する駆動段とからなるスイッチング回
路に於いて、 上記出力段を、制御ゲートを含む３端子を有し、制御ゲ
ートである第１の端子が上記駆動段の出力端子に接続さ
れ、第２の端子が上記負荷を介して第１の電位部に接続
され、第３の端子が第２の電位部に接続されるトランジ
スタで構成し、 上記駆動段を、上記出力段のトランジスタを駆動するバ
イポーラトランジスタと、入力信号に応答して、上記バ
イポーラトランジスタを駆動するＭＯＳトランジスタと
を含み、この駆動段の出力の高レベルまたは低レベルの
少なくとも一方の出力が、上記第１の電位部の電位また
は上記第２の電位部の電位となり、かつ、非飽和動作す
るバイポーラ・ＭＯＳ複合回路により構成することによ
り達成される。
【００１１】
【作用】低消費電力、高速で高負荷を駆動するため、バ
イポーラトランジスタのような電荷蓄積効果のないトラ
ンジスタ例えばＭＯＳトランジスタで出力段を構成し、
入力部がＭＯＳトランジスタ、出力部がバイポーラトラ
ンジスタの非飽和動作バイポーラ・ＭＯＳ複合論理回路
で駆動段を構成することによって、出力段のMOSトラン
ジスタのゲート容量の充電・放電を高速で実行する。
イポーラトランジスタのような電荷蓄積効果のないトラ
ンジスタ例えばＭＯＳトランジスタで出力段を構成し、
入力部がＭＯＳトランジスタ、出力部がバイポーラトラ
ンジスタの非飽和動作バイポーラ・ＭＯＳ複合論理回路
で駆動段を構成することによって、出力段のMOSトラン
ジスタのゲート容量の充電・放電を高速で実行する。
【００１２】本発明の好ましい実施態様を述べると、出
力段のＭＯＳトランジスタのゲート入力容量は駆動段の
ＭＯＳトランジスタのゲート入力容量よりも大きい。
力段のＭＯＳトランジスタのゲート入力容量は駆動段の
ＭＯＳトランジスタのゲート入力容量よりも大きい。
【００１３】
【実施例】図４は本発明の第１の実施例を示す図であ
る。図において、１４１はインバータ回路であり、図
６，図７等に示すようなバイポーラ・ＭＯＳ複合論理回
路で構成される。１４２はＮＭＯＳトランジスタであ
り、そのドレイン電極と電位Ｖの電源端子１４４との間
に抵抗，リレー，ランプ等の負荷１４３が接続される。
このバッファ回路は、反転の負荷スイッチとして作用
し、入力ＶI が高レベルにスイッチするとインバータ回
路１４１の出力ＶM が低レベルになりNMOS142 がオフに
なる。したがって負荷１４３に流れる電流が遮断され
る。次に入力ＶI が低レベルにスイッチするとインバー
タ回路１４１の出力ＶM が高レベルになりNMOS142 がオ
ンになる。したがって電源端子１４４から負荷１４３に
電流が供給される。 図５は本発明の他の実施例を示す
図である。図において、１５１は、図６，図７等に示す
ようなバイポーラ・ＭＯＳ複合論理回路で構成される。
152はＰＭＯＳトランジスタであり、そのソースＳは電
位Ｖの電源端子１５４に接続され、そのドレインＤと接
地電位ＧＮＤとの間に抵抗，リレー，ランプ等の負荷１
５３が接続される。このバッファ回路は非反転の負荷ス
イッチとして作用し、入力信号ＶI が高レベルにスイッ
チするとインバータ回路１５１の出力ＶM が低レベルに
なりPMOS152 がオンする。したがって、電源端子１５４
からPMOS152 を通して負荷１５３に電流が供給される。
次に入力信号ＶI が低レベルにスイッチするとインバー
タ回路１５１の出力ＶM が高レベルになりPMOS152 がオ
フする。したがって、負荷１５３に流れる電流が遮断さ
れる。バイポーラ・ＭＯＳ複合インバータ回路１４１及
び１５１の望ましい回路の一例を図６に示す。
る。図において、１４１はインバータ回路であり、図
６，図７等に示すようなバイポーラ・ＭＯＳ複合論理回
路で構成される。１４２はＮＭＯＳトランジスタであ
り、そのドレイン電極と電位Ｖの電源端子１４４との間
に抵抗，リレー，ランプ等の負荷１４３が接続される。
このバッファ回路は、反転の負荷スイッチとして作用
し、入力ＶI が高レベルにスイッチするとインバータ回
路１４１の出力ＶM が低レベルになりNMOS142 がオフに
なる。したがって負荷１４３に流れる電流が遮断され
る。次に入力ＶI が低レベルにスイッチするとインバー
タ回路１４１の出力ＶM が高レベルになりNMOS142 がオ
ンになる。したがって電源端子１４４から負荷１４３に
電流が供給される。 図５は本発明の他の実施例を示す
図である。図において、１５１は、図６，図７等に示す
ようなバイポーラ・ＭＯＳ複合論理回路で構成される。
152はＰＭＯＳトランジスタであり、そのソースＳは電
位Ｖの電源端子１５４に接続され、そのドレインＤと接
地電位ＧＮＤとの間に抵抗，リレー，ランプ等の負荷１
５３が接続される。このバッファ回路は非反転の負荷ス
イッチとして作用し、入力信号ＶI が高レベルにスイッ
チするとインバータ回路１５１の出力ＶM が低レベルに
なりPMOS152 がオンする。したがって、電源端子１５４
からPMOS152 を通して負荷１５３に電流が供給される。
次に入力信号ＶI が低レベルにスイッチするとインバー
タ回路１５１の出力ＶM が高レベルになりPMOS152 がオ
フする。したがって、負荷１５３に流れる電流が遮断さ
れる。バイポーラ・ＭＯＳ複合インバータ回路１４１及
び１５１の望ましい回路の一例を図６に示す。
【００１４】図６に於いて、７１は、コレクタＣが第１
の固定電位ＶCCである電源端子７８に、エミッタＥが出
力端子７７（電位ＶM ）に接続される第１のＮＰＮバイ
ポーラトランジスタ（以下単に第１のＮＰＮと称す）、
７２は、コレクタＣが出力端子７７に、エミッタＥが第
２の固定電位である接地電位ＧＮＤに接続される第２の
ＮＰＮバイポーラトランジスタ（以下単に第２のＮＰＮ
と称す）、７３は、ゲートＧが入力端子７０に、ソース
Ｓ及びドレインＤがそれぞれ第１のＮＰＮ７１のコレク
タＣとベースＢとに接続されるＰＭＯＳ、７４は、ゲー
トＧが入力端子７０に、ドレインＤ及びソースＳが第２
のＮＰＮ７２のコレクタＣとベースＢとに接続されるＮ
ＭＯＳ、７５はPMOS73のドレインＤとNMOS76のドレイン
Ｄとを接続する拡散抵抗またはＭＯＳ抵抗等によって形
成されるベース電荷引抜素子、７６は第２のＮＰＮ７２
のベースＢとエミッタＥとを接続する拡散抵抗またはＭ
ＯＳ抵抗等によって形成されるベース電荷引抜素子であ
る。
の固定電位ＶCCである電源端子７８に、エミッタＥが出
力端子７７（電位ＶM ）に接続される第１のＮＰＮバイ
ポーラトランジスタ（以下単に第１のＮＰＮと称す）、
７２は、コレクタＣが出力端子７７に、エミッタＥが第
２の固定電位である接地電位ＧＮＤに接続される第２の
ＮＰＮバイポーラトランジスタ（以下単に第２のＮＰＮ
と称す）、７３は、ゲートＧが入力端子７０に、ソース
Ｓ及びドレインＤがそれぞれ第１のＮＰＮ７１のコレク
タＣとベースＢとに接続されるＰＭＯＳ、７４は、ゲー
トＧが入力端子７０に、ドレインＤ及びソースＳが第２
のＮＰＮ７２のコレクタＣとベースＢとに接続されるＮ
ＭＯＳ、７５はPMOS73のドレインＤとNMOS76のドレイン
Ｄとを接続する拡散抵抗またはＭＯＳ抵抗等によって形
成されるベース電荷引抜素子、７６は第２のＮＰＮ７２
のベースＢとエミッタＥとを接続する拡散抵抗またはＭ
ＯＳ抵抗等によって形成されるベース電荷引抜素子であ
る。
【００１５】表１は本実施例の論理動作を示すものであ
る。
る。
【００１６】
【表１】
【００１７】入力ＶI が“０”（低）レベルの時、PMOS
73がオンとなりNMOS74がオフとなる。したがって第１の
ＮＰＮ７１のベース電位が上昇し、第１のＮＰＮ７１は
オンとなる。このとき、NMOS74がオフとなるので第２の
ＮＰＮ７２への電流の供給が止るとともに、第２のＮＰ
Ｎ７２のベースＢに蓄積された蓄積電荷が抜取られるの
で、第２のＮＰＮ７２は急速にオフになる。
73がオンとなりNMOS74がオフとなる。したがって第１の
ＮＰＮ７１のベース電位が上昇し、第１のＮＰＮ７１は
オンとなる。このとき、NMOS74がオフとなるので第２の
ＮＰＮ７２への電流の供給が止るとともに、第２のＮＰ
Ｎ７２のベースＢに蓄積された蓄積電荷が抜取られるの
で、第２のＮＰＮ７２は急速にオフになる。
【００１８】ＶI７０ が“１”レベルの時、PMOS73がオ
フとなりNMOS74がオンとなる。このとき、PMOS73がオフ
となるので第１のＮＰＮ７１への電流の供給が止まると
ともに、第１のＮＰＮ７１のベースＢに蓄積された蓄積
電荷が抜取られるので、第１のＮＰＮ７１は急速にオフ
になる。また、NMOS74がオンとなり、ドレインＤとソー
スＳとの間が短絡されるので、第２のＮＰＮ７２のベー
スＢには出力ＶM に接続される出力段のPMOS62，NMOS63
のゲート容量からの電流と、前述した様な第１のＮＰＮ
７１のベースＢに蓄積された蓄積電荷の電流とが共に供
給され、第２のＮＰＮ７２は急速にオンとなる。したが
って、出力ＶM は急速に“０”レベルとなる。
フとなりNMOS74がオンとなる。このとき、PMOS73がオフ
となるので第１のＮＰＮ７１への電流の供給が止まると
ともに、第１のＮＰＮ７１のベースＢに蓄積された蓄積
電荷が抜取られるので、第１のＮＰＮ７１は急速にオフ
になる。また、NMOS74がオンとなり、ドレインＤとソー
スＳとの間が短絡されるので、第２のＮＰＮ７２のベー
スＢには出力ＶM に接続される出力段のPMOS62，NMOS63
のゲート容量からの電流と、前述した様な第１のＮＰＮ
７１のベースＢに蓄積された蓄積電荷の電流とが共に供
給され、第２のＮＰＮ７２は急速にオンとなる。したが
って、出力ＶM は急速に“０”レベルとなる。
【００１９】以上の動作過程でＮＰＮ７１，７２はベー
ス，コレクタ接合が順にバイアスされることがないので
バイポーラトランジスタ特有の飽和による電荷蓄積効果
が起らないため高速スイッチングが行われる。
ス，コレクタ接合が順にバイアスされることがないので
バイポーラトランジスタ特有の飽和による電荷蓄積効果
が起らないため高速スイッチングが行われる。
【００２０】ここで、ベース電荷引抜素子７５の働きに
ついて更に述べる。前述した様にベース電荷引抜素子７
５は、PMOS73及び第１のＮＰＮ７１がオンからオフに切
換るとき、第１のＮＰＮ７１のベースＢに蓄積された蓄
積電荷を抜取り、第１のＮＰＮ７１を急速にオフさせる
働きと、この抜取った電荷をオンとなったNMOS74を介し
て第２のＮＰＮ７２のベースＢに供給して、第２のＮＰ
Ｎ７２を急速にオンさせる働きとを持つ。
ついて更に述べる。前述した様にベース電荷引抜素子７
５は、PMOS73及び第１のＮＰＮ７１がオンからオフに切
換るとき、第１のＮＰＮ７１のベースＢに蓄積された蓄
積電荷を抜取り、第１のＮＰＮ７１を急速にオフさせる
働きと、この抜取った電荷をオンとなったNMOS74を介し
て第２のＮＰＮ７２のベースＢに供給して、第２のＮＰ
Ｎ７２を急速にオンさせる働きとを持つ。
【００２１】さらに、ベース電荷引抜素子７５がPMOS73
のドレインＤとNMOS74のドレインＤとの間に設けられて
いるので、電源電位ＶCCと接地電位ＧＮＤとの間に導電
パスが生じることはなく、低消費電力が達成できる。つ
まり、仮にベース電荷引抜素子７５がPMOS73のドレイン
と接地電位ＧＮＤとを接続する様に設けられた場合、入
力ＶI が“０”レベルのとき、電源電位ＶCCと接地電位
ＧＮＤとの間に導電パスが生じ、常に電流が流れ、消費
電力が大きくなるが本実施例では導電パスが生じない。
のドレインＤとNMOS74のドレインＤとの間に設けられて
いるので、電源電位ＶCCと接地電位ＧＮＤとの間に導電
パスが生じることはなく、低消費電力が達成できる。つ
まり、仮にベース電荷引抜素子７５がPMOS73のドレイン
と接地電位ＧＮＤとを接続する様に設けられた場合、入
力ＶI が“０”レベルのとき、電源電位ＶCCと接地電位
ＧＮＤとの間に導電パスが生じ、常に電流が流れ、消費
電力が大きくなるが本実施例では導電パスが生じない。
【００２２】また、本実施例に於いては、ベース電位引
抜素子７５が出力ＶM にも接続されていることによっ
て、入力ＶI が“０”レベルのとき、PMOS73とベース電
荷引抜素子７５とを介して、出力ＶMの電位を電源端子
７８の電位ＶCCまで上昇させることができる。
抜素子７５が出力ＶM にも接続されていることによっ
て、入力ＶI が“０”レベルのとき、PMOS73とベース電
荷引抜素子７５とを介して、出力ＶMの電位を電源端子
７８の電位ＶCCまで上昇させることができる。
【００２３】次にベース電荷引抜素子７６の働きについ
て更に述べる。前述した様に、ベース電荷引抜素子７６
はNMOS74及び第２のＮＰＮ７２がオンからオフに切換る
とき、第２のＮＰＮ７２のベースＢに蓄積された蓄積電
荷を抜取り、第２のＮＰＮ72を急速にオフさせる働きを
持つ。更に本実施例に於いては、入力ＶI が“１”レベ
ルのときベース電荷引抜素子７６とNMOS74とを介して出
力ＶM を“０”レベルまで下降させることができる。
て更に述べる。前述した様に、ベース電荷引抜素子７６
はNMOS74及び第２のＮＰＮ７２がオンからオフに切換る
とき、第２のＮＰＮ７２のベースＢに蓄積された蓄積電
荷を抜取り、第２のＮＰＮ72を急速にオフさせる働きを
持つ。更に本実施例に於いては、入力ＶI が“１”レベ
ルのときベース電荷引抜素子７６とNMOS74とを介して出
力ＶM を“０”レベルまで下降させることができる。
【００２４】図７にバイポーラ・ＭＯＳ複合インバータ
回路１４１、及び１５１の他の例を示す。
回路１４１、及び１５１の他の例を示す。
【００２５】図において、４３は他方導電型ＭＯＳトラ
ンジスタであるＰＭＯＳ、４４，４５，４６は一方導電
型ＭＯＳトランジスタであるＮＭＯＳ、４７，４８はNP
Nバイポーラトランジスタである。PMOS43とNMOS44はＣ
ＭＯＳインバータを構成しており、夫々のゲートＧが共
通入力端子４０に接続され、夫々のドレインＤが第１の
ＮＰＮ４７のベースＢに接続されるとともにNMOS46のゲ
ートＧにも接続される。PMOS43とNMOS44のソースＳは夫
々第１の電位となる電源端子４２と第２の電位となる接
地電位ＧＮＤに接続される。NMOS45のドレインＤは電位
ＶM の出力端子４１に、ゲートＧは入力端子４０に、ソ
ースＳはNMOS46のドレインＤと第２のＮＰＮ４８のベー
スＢに接続される。NMOS46のソースＳは接地電位ＧＮＤ
に接続される。また、第１のＮＰＮ４７のコレクタＣは
電源４２に、ベースＢはPMOS43とNMOS44の共通ドレイン
接続点に、エミッタＥはNMOS45のドレインＤと第２のＮ
ＰＮ４８のコレクタＣと出力ＶM に共通接続される。第
２のＮＰＮ４８のベースＢはNMOS45のソースＳとNMOS46
のドレインＤに共通接続され、エミッタＥは接地電位Ｇ
ＮＤに接続される。
ンジスタであるＰＭＯＳ、４４，４５，４６は一方導電
型ＭＯＳトランジスタであるＮＭＯＳ、４７，４８はNP
Nバイポーラトランジスタである。PMOS43とNMOS44はＣ
ＭＯＳインバータを構成しており、夫々のゲートＧが共
通入力端子４０に接続され、夫々のドレインＤが第１の
ＮＰＮ４７のベースＢに接続されるとともにNMOS46のゲ
ートＧにも接続される。PMOS43とNMOS44のソースＳは夫
々第１の電位となる電源端子４２と第２の電位となる接
地電位ＧＮＤに接続される。NMOS45のドレインＤは電位
ＶM の出力端子４１に、ゲートＧは入力端子４０に、ソ
ースＳはNMOS46のドレインＤと第２のＮＰＮ４８のベー
スＢに接続される。NMOS46のソースＳは接地電位ＧＮＤ
に接続される。また、第１のＮＰＮ４７のコレクタＣは
電源４２に、ベースＢはPMOS43とNMOS44の共通ドレイン
接続点に、エミッタＥはNMOS45のドレインＤと第２のＮ
ＰＮ４８のコレクタＣと出力ＶM に共通接続される。第
２のＮＰＮ４８のベースＢはNMOS45のソースＳとNMOS46
のドレインＤに共通接続され、エミッタＥは接地電位Ｇ
ＮＤに接続される。
【００２６】次に本実施例インバータ回路の動作を説明
する。いま、入力ＶI が低レベルから高レベルにスイッ
チするとPMOS43はオフ、NMOS44はオンとなり、第１のNP
N47のベースは低レベルとなるため第１のＮＰＮ４７お
よびNMOS46はオフとなる。一方、NMOS45がオンとなるた
め、第２のＮＰＮ４８がオンし、出力ＶM は高レベルか
ら低レベルスイッチする。
する。いま、入力ＶI が低レベルから高レベルにスイッ
チするとPMOS43はオフ、NMOS44はオンとなり、第１のNP
N47のベースは低レベルとなるため第１のＮＰＮ４７お
よびNMOS46はオフとなる。一方、NMOS45がオンとなるた
め、第２のＮＰＮ４８がオンし、出力ＶM は高レベルか
ら低レベルスイッチする。
【００２７】次に、入力ＶI が高レベルから低レベルに
スイッチするNMOS45、第２のＮＰＮ４８がオフとなる。
一方、PMOS43がオンとなり、NMOS44もオフとなるため、
第１のＮＰＮ４７のベースは高レベルにスイッチし、第
１のＮＰＮ４７とNMOS46がオンする。したがって出力Ｖ
M は低レベルから高レベルにスイッチする。ここでNMOS
46の働きは高速スイッチングのために重要である。NMOS
46はダイナミックディスチャージ回路として作用する。
すなわち、入力ＶI が低レベルから高レベルにスイッチ
するときNMOS46のゲートは高レベルから低レベルにスイ
ッチするためNMOS46はオフになる。したがって、第２の
ＮＰＮ４８のベースＢと接地電位GNDは電流バスが無い
ため、出力ＶM よりNMOS45を通して流れる電流はすべて
第２のＮＰＮ４８のベースＢに流れるため、第２のＮＰ
Ｎ４８は高速にターン・オンできる。次に、入力ＶI が
高レベルから低レベルにスイッチするとき、NMOS46のゲ
ートＧは低レベルから高レベルにスイッチするため、NM
OS46はオンになる。したがって、第２のＮＰＮ４８のベ
ースＢは低インピーダンスで接地され、ベース領域の蓄
積電荷を速やかに放電する。このため、第２のＮＰＮ４
８のターンオフが速やかに行われる。
スイッチするNMOS45、第２のＮＰＮ４８がオフとなる。
一方、PMOS43がオンとなり、NMOS44もオフとなるため、
第１のＮＰＮ４７のベースは高レベルにスイッチし、第
１のＮＰＮ４７とNMOS46がオンする。したがって出力Ｖ
M は低レベルから高レベルにスイッチする。ここでNMOS
46の働きは高速スイッチングのために重要である。NMOS
46はダイナミックディスチャージ回路として作用する。
すなわち、入力ＶI が低レベルから高レベルにスイッチ
するときNMOS46のゲートは高レベルから低レベルにスイ
ッチするためNMOS46はオフになる。したがって、第２の
ＮＰＮ４８のベースＢと接地電位GNDは電流バスが無い
ため、出力ＶM よりNMOS45を通して流れる電流はすべて
第２のＮＰＮ４８のベースＢに流れるため、第２のＮＰ
Ｎ４８は高速にターン・オンできる。次に、入力ＶI が
高レベルから低レベルにスイッチするとき、NMOS46のゲ
ートＧは低レベルから高レベルにスイッチするため、NM
OS46はオンになる。したがって、第２のＮＰＮ４８のベ
ースＢは低インピーダンスで接地され、ベース領域の蓄
積電荷を速やかに放電する。このため、第２のＮＰＮ４
８のターンオフが速やかに行われる。
【００２８】いま、入力ＶI が高レベルのとき、PMOS43
と第１のＮＰＮ４７がオフであり、入力ＶI が低レベル
のときNMOS45と第２のＮＰＮ４８がオフである。したが
って、本例のインバータ回路はＣＭＯＳ回路と同様に定
常状態では電力を消費しない。
と第１のＮＰＮ４７がオフであり、入力ＶI が低レベル
のときNMOS45と第２のＮＰＮ４８がオフである。したが
って、本例のインバータ回路はＣＭＯＳ回路と同様に定
常状態では電力を消費しない。
【００２９】
【発明の効果】以上の説明で明らかなように、本発明に
よるスイッチング回路は、ＭＯＳ入力、バイポーラ出力
で非飽和のバイポーラ・ＭＯＳ複合回路によって構成さ
れるフル振幅出力の駆動段と電荷蓄積効果のないＭＯＳ
トランジスタで構成される出力段との２段構成で実現で
きるため、従来に比べて高速、低消費電力のスイッチン
グが可能であり、感熱ヘッドドライバ。ＬＥＤドライ
バ、ランプドライバ、リレードライバ等のスイッチング
回路として好適である。
よるスイッチング回路は、ＭＯＳ入力、バイポーラ出力
で非飽和のバイポーラ・ＭＯＳ複合回路によって構成さ
れるフル振幅出力の駆動段と電荷蓄積効果のないＭＯＳ
トランジスタで構成される出力段との２段構成で実現で
きるため、従来に比べて高速、低消費電力のスイッチン
グが可能であり、感熱ヘッドドライバ。ＬＥＤドライ
バ、ランプドライバ、リレードライバ等のスイッチング
回路として好適である。
【図１】従来例ＴＴＬバッファ回路図である。
【図２】従来例のＣＭＯＳバッファ回路図である。
【図３】図２のＣＭＯＳバッファ回路の遅延時間特性を
示す図である。
示す図である。
【図４】本発明の一実施例を示すスイッチング回路図で
ある。
ある。
【図５】本発明の他の一実施例を示すスイッチング回路
図である。
図である。
【図６】本発明で用いるバイポーラ・ＭＯＳ複合インバ
ータ回路の一構成例を示す図である。
ータ回路の一構成例を示す図である。
【図７】本発明で用いるバイポーラ・ＭＯＳ複合インバ
ータ回路の他の一構成例を示す図である。
ータ回路の他の一構成例を示す図である。
【符号の説明】 １４１，１５１…バイポーラ・ＭＯＳ複合論理回路、１
４２，１５２…ＭＯＳトランジスタ。
４２，１５２…ＭＯＳトランジスタ。
Claims (1)
- 【請求項１】所定の負荷に接続され、該負荷の電流スイ
ッチとして作用する出力段と該出力段を駆動する駆動段
とからなるスイッチング回路に於いて、 上記出力段は、制御ゲートを含む３端子を有し、制御ゲ
ートである第１の端子が上記駆動段の出力端子に接続さ
れ、第２の端子が上記負荷を介して第１の電位部に接続
され、第３の端子が第２の電位部に接続されるトランジ
スタで構成され、 上記駆動段は、上記出力段のトランジスタを駆動するバ
イポーラトランジスタと、入力信号に応答して、上記バ
イポーラトランジスタを駆動するＭＯＳトランジスタと
を含み、この駆動段の出力の高レベルまたは低レベルの
少なくとも一方の出力が、上記第１の電位部の電位また
は上記第２の電位部の電位となり、かつ、非飽和動作す
るバイポーラ・ＭＯＳ複合回路により構成されることを
特徴とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119875A JPH0648780B2 (ja) | 1991-05-24 | 1991-05-24 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119875A JPH0648780B2 (ja) | 1991-05-24 | 1991-05-24 | スイッチング回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238519A Division JPH0616585B2 (ja) | 1983-12-16 | 1983-12-16 | バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227316A JPH04227316A (ja) | 1992-08-17 |
| JPH0648780B2 true JPH0648780B2 (ja) | 1994-06-22 |
Family
ID=14772410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119875A Expired - Lifetime JPH0648780B2 (ja) | 1991-05-24 | 1991-05-24 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648780B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020205602A (ja) * | 2011-09-30 | 2020-12-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2025118809A (ja) * | 2015-08-21 | 2025-08-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-05-24 JP JP3119875A patent/JPH0648780B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020205602A (ja) * | 2011-09-30 | 2020-12-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11257853B2 (en) | 2011-09-30 | 2022-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11557613B2 (en) | 2011-09-30 | 2023-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11901377B2 (en) | 2011-09-30 | 2024-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12191322B2 (en) | 2011-09-30 | 2025-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2025118809A (ja) * | 2015-08-21 | 2025-08-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04227316A (ja) | 1992-08-17 |
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