JPH02302995A - 符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、連想メモリ（Ｃｏｎｔｅｎｔ　Ａｄｄｒｅ
ｓｓａｂｊｅＭｅｍｏｒｙ：ＣＡＭ）等の複数の一致ア
トレス信号をある順番にエンコードしてゆき、バイナリ
−のアドレス出力を得るために使用する優先度付きアド
レスエンコータに関するものである。

〔従来の技術〕

ＣＡＭの基本機能は通常のメモリとは逆に参照データを
入力し、その参照データと一致したデータか記憶されて
いるワードのアドレスを出力するものであるか、複数の
ワードて一致が得られた場合に普通のエンコータでは正
しいエンコード出力か得られない。即ち、通常のバイナ
リ−エンコータに信号を印加する前に適当な順番をつけ
て、１つの信号だけかＯＮ電位になるようにクロック信
号で同期をとって順次切り替えて出力するようにしなけ
ればならない。

以下に、優先度付きアドレスエンコータの持つべき機能
を説明する。ここでＩ　＝　（１，、ｌ、、　ｌ＋・・
・１、．１．）を入力信号ベクトル、０　＝　（０，１
，０４、ｌ＋・・・貼、Ｏｏ）を出力信号ベクトル、Ａ
＝（八。、八□−１，・・・Ａ＋、Ａｏ）、（ｎ＝２″
′”−］）を出力アトレスとし、入力信号の優先度は１
．、＞ＩＪ（ｎ≧Ｋ＞ｊ≧０）であるとする。一方、Ｃ
３はセラ１〜信号入力、Ｃ２はクロック信号人力である
。この機能は、まずセット信号人力Ｃ１に印加される信
号によって入力値りを取り込み、次にクロック信号人力
Ｃ２に印加されるクロック信号に同期して優先度の高い
順に順次ア１ヘレスか出力されるというものである。こ
こて入力信号ベクトルＩから出力信号ムク１ヘルＯへの
変換は、次に述へる規則に従って行なわれる。

（Ｉ）入力信号ベクトルＩの要素中に論理”　１　”か
１箇所たけ存在するか、または存在しないとき、 ０＝Ｉ　　　　　　（第１クロツク） ０−（［１，０，・・・０．０）　　Ｃ第２クロツク以
降）（ＩＩ　）入力信号へり１ヘルーの要素中に論理“
１゛。

か２箇所以Ｉ−存在するとき、例えばり、ＩＪ、１．の
３箇所か論理゛１″てあり、　ｉ＞ｊ＞ｋとすると、 １＝（０，・・・、［１，１，、［１，・・・、Ｉ）、
１．［）、・・・、［］、１．，０．・・・、ｆｌ）　
　（入力信号ベクトル）ｉ　　　ｊ　　　ｋ Ｏ＝（（］、・・・、０．Ｉ、［１，・・・、０，０．
［］、・・・、０，０，０．・・・、０）（第１クロツ
ク）】 ０’＝（０，・・・、Ｏ，ｆｌ、［］、・・・、［）、
１．［１，・・・、［１，０，０，・・・、０）（第２
クロ・ンク）ｎ＝（ｏ、・・・、ｏ、ｏ、ｏ、・・・、
０，０，０．・・・、０．Ｉ、（］、・・・、０）（第
３クロ・ンク）Ｑ＝＝（Ｑ、・・・、［１，０，［＋、
・・・、［）、０．［１，・・・、［１，［１，０，・
・・、０）（第４クロ・ンク以降）以上まとめると、出
力信号ベクトルＯの要素として論理°“１パは１箇所に
存在するかあるいは全く存在しないかのいずれかてあり
２入力値号ヘクトルＩの要素として論理”　１　”か複
数箇所存在していても、クロック信号に従って優先度の
高い順に出力される。

以」二のようにして得られた出力信号ヘタ１−ルＯかア
ドレスエンコータによりエンコー１へされる。

このエンコータは通常のものて、０．か論理゛ｌ　”で
あればｉの２進化符号か出力アトレスＡとして得られる
。

第３図は、例えば公開特許公報昭６０−５！１５９５号
に示された従来の優先度伺きアドレスエンコータのに番
目の回路要素を示ず回路図である。第３図において、■
、は信号入力、Ｃ１はセット信号入力、Ｃ２，Ｃ，はク
ロック信号入力、（）、は信号出力、ＡはＮへＮＤ回路
、Ｂはインバータ、Ｓ＋に＋Ｓ２に＋Ｓ：＋に＋’＋に
＋８５にはＮチャンネル間０８トランジスタから成るス
イッチ回路、５６１１はＰチャンネルＭＯ８＋−ランシ
スタから成るスイッチ回路である。Ｔｌｋは反転出力禁
止入力で、より優先度の高いアドレス（この例てはｋよ
り大きい番号を持つ回路要素）において、入力信号とし
て”ｌ　”か１箇所以上印加され、アドレスとして出力
された場合に°゛０゛か印加される。Ｔｅ３は反転次段
禁止出力である。８２ｋ。

”：ｌｋ　＋”４にはリセット用のスイッチ回路であり
、入力信号１に−“１　”てかつ反転出力禁止出力ＴＩ
ｋ−゛１“て信号出力Ｏｋ＝　”　１　”　、即ちアド
レスとして出力されると、クロック信号人力Ｃ２，Ｃ，
に従って接続端子Ｑ、か０“にリセットされる。一度リ
セットされると、スイッチＳ２ｈの出力保持機能のため
、スイッチＳ　１ｙによってセットされるまてリセッ１
〜状態を保持し統げろ。なおりロック信号人力Ｃ３はク
ロック信号人力Ｃ２の反転てあり、その様子を第４図に
示す。第４図において、（ａ）はセット信号人力Ｃ１を
、（ｂ）、　（ｃ）はクロック信号人力Ｃ２，Ｃ３を、
また、■、〜Ｔ４はクロック信号人力Ｃ２＋０３の１周
期の時間幅を示す。

第３図の回路の動作は、入力信号に従って次のように分
類される。

（］）反転出力禁止人力Ｔｌｋ−’“１　”で、かつス
イッチＳＩｋにより接続端子Ｑ、か°°ｌパにセラ１〜
されていて、スイッチＳ２□＋　８１ｋ　＋　”　４　
ｋによるリセッ１〜かまた行なわれていない場合、ＮＡ
ＮＤ回路Ａへの入力は共にｌ　”であるのて、信５５出
力Ｏｋは、Ｏｋ−“ｌ゛である。

１よ 一方、スイッチＳ５．はＯＮ状態、スイッチＳ　Ｇ　ｋ
ＯＦＦ状態にあるので、反転次段禁止出力出力ＴＯｋは
、ＴＯｋ　＝　”　Ｏ”である。

（２）反転出力禁止入力’ｌ’ｌ、　−’“１　”で、
かつスイッチＳＩｋにより接続端子Ｑ、か“０′′にセ
ラ１〜されているか、あるいは、スイッチＳ２□＋　８
３　ｋ　＋　”　’ｌ　ｋによるリセットか完了してい
る場合、ＮＡＮＤ回路Ａへの入力の一方か“′Ｏ°゛で
あるので、信号出力Ｏｋは、Ｏｋ−°“０”である。

一方、スイッチ８５にはＯＦＦ状態、スイッチ８６には
ＯＮ状態にあるので、反転次段禁＋１−出力“ｒＯｋは
、ＴＯｋ　＝“０゛である。

（３）反転出力禁止入力ＴＩｋ−“０°′て、かつスイ
ッチＳｌｋにより接続端子Ｑｂか“ｌ　”にセラ１へさ
れていて、スイッチ８２　ｋ　＋　”　３　ｋ　＋　Ｓ
　、ｌｋによるリセッ１−ｈ）また行なわれていない場
合、ＮＡＮＤ回路Ａへの人力の一方か“０パであるのて
、信号出力Ｏｋは、し＝゛０”である。

一方、スイッチＳ、、にはＯＮ状態、スイッチ５ｅｔｔ
はＯＦＦ状態にあるのて、反転次段禁止出力］゛０．は
、ＴＯｋ　＝“０“である。

（４）反転出力禁止入力Ｔｌｋ＝“０パて、かつスイッ
チＳｌｋにより接続端子Ｑｋが“０′′にセラ１へされ
ているか、あるいは、スイッチＳ２□＋８３に＋８４ｋ
によるリセットが完了している場合、ＮＡＮＤ回路Ａへ
の入力は共に“′０“であるのて、信号出力０νは、Ｏ
ｋ−“０゛である。

一方、スイッチ８５にはＯＦＦ状態、スイッチ８６には
ＯＮ状態にあるのて、反転次段禁止出力ＴＯｋは、ＴＯ
ｋ　＝“０″である。

以上の関係を入出力真理値表にしたものか表１である。

表　　　　　　　１ 次に、第５図に示す、従来の３ワード入力の符号化回路
について説明する。ここては、第３図と回し回路要素を
３個１列に配置し、２番１」の回路要素列の反転出力禁
止人力買Ｉ２に“ｌ“′を入力し、さらに２番目の回路
要素の反転次段禁止出力Ｔ０２な１番目の回路要素の反
転出力禁止式カ汀１に接続し、１番目の回路要素の反転
法・段禁止出力ＴＯ３を０番目の回路要素の反転出力禁
止入力ｈ１３゜に接続し、０番目の回路要素の反転次段
禁止出力ＴＯｏを開放する。ここで、Ｉ　−（１，、、
！、、１．）を入力信号ベクトル、０−（０２，０□、
０．、）を出力信号ヘクＩ〜ルとする。第５図での例で
は、優先度はｌ、、＞　１．＞Ｉｏの順となっている。

今Ｉ　＝　（＋、１．１）として第４図のタイミング・
チャートに従って第５図の例の動作をまとめると表２の
ようになる。

表　　　　　　　２ （発明が解決しようとする課題） 以上のように、従来の優先度利きアドレスエンコータは
、第３図のような回路要素をワード数ふんたけ従属接続
して構成される。ところか第３図のような回路要素にお
いて、反転出力禁止人力Ｔｌｋ＝　’“０゛て、かつス
イッチ８１ｋにより接続端子Ｑｋか°′０゛にセットさ
れているか、あるいは、スイッチＳ　２ｋ　＋Ｓ：ｌｋ
　＋Ｓ４ｋによるリセッ１〜か完了している場合、Ｐチ
ャンネルＭＯ３）ランシスタより成るスイッチ回路８６
　ｋはＯＮ状態になるか、ＰチャンネルＭＯＳトランジ
スタ８６にのソースか“０パであることにより充分にＯ
Ｎせず、“０″となるへき反転次段禁止出力ＴＯｋはフ
ローテインク状態となってしまい、信号か正確に伝わら
ない可能性かあるという問題点かあった。

この発明は上記のような問題点を解消するためになされ
たものて、次段禁止出力かフローテインク状態になるこ
とを回避して、安定な符号化回路を得ることを目的とす
る。

（課題を解決するための手段） この発明に係る符号化回路は、一方の端が第１の電源に
接続され、他方の端が信号出力に接続された、信号入力
によって制御される第１の導゛１Ｌ型の第１のスイッチ
素子（例えは後述の第１図のトランジスタＰｌｋ　、あ
るいは第２［メ１の１〜ランシスタＮ４．）と、一方の
端が」二起筆１の電源に接続され、他方の端が上記信号
出力に接続された、出力禁止入力によって制御される第
１の導電甲の第２のスイッチ素子（例えば後述の第１図
の１ヘランシスタＰ２ｋ　、あるいは第２図のトランジ
スタＮ５ｋ）と、一方の端が上記出力禁止入力に接続さ
れ、他方の端が次段禁止出力に接続された、上記信号入
力によって制御される第１の導電型の第３のスイッチ素
子（例えば後述の第１図のトランジスタＰ３ｋ、あるい
は第２図のトランジスタＮ６．）とニ一方の端が第２の
電源に接続され、他方の端が上記次段禁止出力に接続さ
れた、−１−記信号入力によって制御される第２の導電
型の第４のスイッチ素子（例えは後述の第１図のトラン
ジスタＮｌｋ　、あるいは第２図のトランジスタＰ４ｂ
　）と：　一方の端が上記次段禁止出力に接続され、他
方の端が上記信号出力に接続された、ｌ−記出力禁止入
力によって制御される第２の導電型の第５のスイッチ素
子（例えば後述の第１図のトランジスタＮ２５、あるい
は第２図のトランジスタＰ５ｋ　）とニ一方の端が上記
出力禁止入力に接続され、他方の端がｌ−記次段禁止出
力に接続された、上記信号出力によって制御される第２
の導電型の第６のスイッチ素ｆ（例えば後述の第１図の
トランジスタＮａｋ　、あるいは第２図のトランジスタ
１）１、□）と、を備えたものである。

〔作用〕

この発明における第３のスイッチ素子と第６のスイッチ
素子とは互いに異なる導電型を持ち、かつ出力禁止入力
と次段禁止出力との間て並列に接続されているため、出
力禁止入力の情報を正確に次段禁止出力へ伝達する。

〔実施例〕

第１図は、この発明による符号化回路の一実施例におけ
るに番１コ１の回路要素の回路図である。第１図におい
て第３図と同一・符号のものは相当部分を示ず。Ｎｌ　
ｋ　＋　Ｎ２　ｋ　＋　Ｎ３　ｋはＮチャンネルＭＯＳ
　ｌ−ランジスタ、Ｐｌ　ｋ　＋　１）２　ｋ　＋　Ｐ
　：ｌ　ｋはＰチャンネルＭＯ８＋−ランシスタてあり
、接続端子Ｑ、をケー１−に接続したＭＯ’、；　）ラ
ンシスタＰｌｋのソースと反転出力禁１Ｆ入力ＴＩｋを
ケー１へに接続したＭＯＳ　トランジスタＰ　２　ｋの
ソースを電源Ｖ１１に接続し、ＭＯＳ　１〜ランシスタ
Ｐｌｋのトレインと閘ｏｓトランジスタＩ）２．のトレ
インと反転出力禁止人力ＴＩｋをゲートに接続したＭＯ
Ｓ　）ランシスタＮ２にのトレインとを反転信号出力Ｏ
ｋに接続し、接続端子Ｑ、をゲートに接続したＭＯＳ　
トランジスタＮｌｋのソースを接地し、反転信号出力０
．をゲートに接続したＭＯＳ　）−ランシスタＮ３にの
ソースと接続端子Ｑ、をゲートに接続したＭＯＳ　）ラ
ンシスタＰ３にのソースとを反転出力禁止入力ＴＩｋに
接続し、ＭＯＳトランジスタＰ３にのトレインとＭＯＳ
　）ランシスタＮｌｋのトレインとＭＯＳ　＋−ランシ
スタ８２にのソースとＭＯＳ　）ランシスタＮ３にのト
レインとを反転次段禁止出力ｉ−１に接続している。

第１［図の回路の動作は、入力信号に従って次のように
分類される。

（１）反転出力禁止人力「ｋ−“ｌ　”て、かつスイッ
チＳ＋ｋにより接続端子Ｃ１ｋか°°１゛にセラ１−さ
れていて、スイッチＳ２＋１　＋”３ｋ　＋Ｌｋによる
リセッ１〜がまた行なわれていない場合、Ｎチャンネル
ＭＯＳ　１〜ランシスタＮ＋ｂ、Ｎ２１（は共にＯＮ状
態にあるのて、信呼出力０□は、Ｏ２−“１″である。

一方、ＮチャンネルＭＯＳ　）ランシスタＮ　：ｌ　ｋ
はＯＦＦ状態、ＰチャンネルＭＯ８）ランシスタ１）１
にはＯＦＦ状態、ＮチャンネルＭＯＳトランジスタＮｌ
ｋはＯＮ状態にあるのて、反転次段禁止出力ＴＯｋは、
ＴＯｋ−”０“′である。

（２）反転出力禁止入力Ｔｈ−“ｌ゛て、かつスイッチ
Ｓｌｋにより接続端子Ｑ、か“０′”にセ・ン１〜され
ているか、あるいは、スイッチ８２　ｋ＋　”　：ｌ　
ｋ　＋　”　４　ｋによるリセットか完了している場合
、ＰチャンネルＭＯ３）ランシスタ１）、にはＯＮ状態
にあるのて、信号出力０．ば、０．−“０゛である。

一方、ＮチャンネルＭＯＳ　）ランシスタＮ３にはＯＮ
状態、ＰチャンネルＭＯ８）−ランシスタＰ　３　ｋは
ＯＮ状態、ＮチャンネルＭＯＳ　１〜ランシスタＮｌｋ
はＯＦＦ状態にあるので、反転次段禁止出力ＴＯｋは、
Ｔｏｋ−１゛である。

（３）反転出力禁止入力Ｔ１．−“０゛て、かつスイッ
チＳｌｋにより接続端子Ｑ、か′１“′にセットされて
いて、スイッチＳ２ｈ　＋Ｓ：＋に、Ｓ、ｎｔによるリ
セットかまた行なわれていない場合、ＰチャンネルＭＯ
３）ランシスタＰ２には０１Ｌｔ態にあるのて、信号出
力Ｏｋは、Ｏｋ＝°“０゛である。

一方、ＮチャンネルＭＯＳ　）ランシスタＮ３にはＯＮ
状態、ＰチャンネルＭＯＳトランジスタＰ３にはＯＦＦ
状態、ＮチャンネルＭＯＳ　トランジスタＮｌｋはＯＮ
状態にあるのて、反転次段禁止出力ＴＯｈは、ＴＯｋ　
−°゛０′′である。

（４）反転出力禁止入力ＴＩ、　＝“０゛て、かつスイ
ッチＳｌｋにより接続端子Ｑｋか′０″にセットされて
いるか、あるいは、スイッチＳ２ｈ　＋３３ｋ　＋８４
ｋによるリセットか完了している場合、ＰチャンネルＭ
Ｏ８）ランシスタ’Ｉｌｌ＋Ｐ２には共にＯＮ状態であ
るのて、信号出力０．は、ｏ、＝”ｏ”である。

一方、ＮチャンネルＭＯＳ　）ランシスタＮ３にはＯＮ
状態、ＰチャンネルＭＯ３）ランシスタＰ３にはＯＮ状
態、ＮチャンネルＭＯＳ　）−ランシスタＮｌｋはＯＦ
Ｆ状態にあるのて、反転次段禁止出力Ｔ（ｈは、ＴＯｋ
　−”　ｏ　”である。

このように、この発明の実施例によればＮチャンネルＭ
Ｏ８ｌ−ランシスタＮｌｋとＰチ・ＶンネルＭＯＳトラ
ンジスタＰ３にとは互いに異なる導電型を持ち、反転出
力禁止入力ＴＩ、と反転次段禁止出力ＴＯｋとの間で並
列に接続されているのて反転次段禁止出力ＴＯｋはフロ
ーテインク状態になることはない。

第２図は、この発明による符号化回路の他の実施例にお
けるに番目の回路要素の回路図である。

第２図において第１図と同一符号のものは相当部分を示
す。Ｐ４に、Ｐ’、に、ＰｌｉｋはＰチャンネルＭＯ３
）ランシスタ、Ｎ４ｋ　、　Ｎ５１Ｌ　、　Ｎ６にはＮ
チャンネルＭＯＳ　）−ランシスタてあり、接続端子Ｑ
ｋをケートに接続したＭＯＳ　トランジスタＮ４にのソ
ースと出力禁止入力ＴＩ、をケートに接続したＭＯＳ　
ｌ−ランシスタＮ、、ｉｋのソースを接地し、ＭＯＳ　
）−ランシスタ８４にの１〜レインとＭＯＳ　）ランシ
スタＮ５にのトレインと出力共１Ｆ入力Ｔｌｋをゲー１
−に接続したＭＯＳ　１〜ランシスタＰＴｈｋの１−レ
インとを信号出力Ｏｋに接続し、接続端子Ｑ、をゲート
に接続したＭＯＳ　ｌ−ランシスタ１〕。のソースを電
源ＶＢに接続し、信号出力０．をケートに接続したＭＯ
Ｓ　）ランシスタＰ６にのソースと接続端子Ｑ、をゲー
トに接続したＭＯＳ　）ランシスタＮ６にのソースを出
力禁止入力ＴＩｈに接続し、ＭＯＳトランジスタＮ６に
のトレインとＭＯＳトランジスタＰ４にのトレインとＭ
ＯＳ　）ランシスタＰ５ｔ、のソースとＭＯＳトランジ
スタＰ６にのトレインとを次段禁止出力ＴＯｋに接続し
ている。

この実施例ては、ＮチャンネルＭＯＳ　）−ランシスタ
Ｎ６にとＰチャンネルＭＯ８）ランシスタＰ６にとは互
いに異なる導電型を持ち、出力禁止入力ＴＩ、と次段禁
止出力ＴＯｋとの間て並列に接続されているのて次段禁
止出力ＴＯｋフローテインク状態になることはない。

なお、この実施例の動作は第１図の実施例の動作と類似
しているのて、その説明は省略する。

（発明の効果） 以−ヒのように、この発明によれば、次段禁止出力かフ
ローテインク状態になることを回避して出力禁止入力の
情報を正確に次段禁止出力へ伝達することかできる、安
定な符号化回路を得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による符号化回路のに番目
の回路要素を示す回路図、第２図はこの発明の他の実施
例による符号化回路のに番［１の回路要素を示す回路図
、第３図は従来の符号化回路のに番目の回路要素を示す
回路図、第４図はセット信号及びクロック信号入力の波
形を示す図、第５図は従来の３ワー）〜人力の符号化回
路の回路し１である。 図において、■、は信号入力、ＴＩ、は出力禁止入力、
ＴＯｋは次段禁止出力、Ｏｋは信号出力、Ｐ　ｌ　ｋ　
＋’２に＋Ｐ３ｋ又はＮ４１１＋Ｎ５に＋Ｎ６には第１
、第２、第３のスイッチ素子、Ｎｉｋ、Ｎ２に、Ｎｓ。 又はｌ）□、Ｐ、ｂ、Ｐｅ、Ｒは第４、第５、第６のス
イッチ素子−である。 なお、図中同一符号は同−又は相当部分を示す。 代　　理　　人　　　大　　　岩　　　増　　　Ａ１［
第２　図 Ｔｌに

Claims (1)

【特許請求の範囲】
1. （１）一方の端が第１の電源に接続され、他方の端が信
   号出力に接続された、信号入力によって制御される第１
   の導電型の第１のスイッチ素子と、一方の端が上記第１
   の電源に接続され、他方の端が上記信号出力に接続され
   た、出力禁止入力によって制御される第１の導電型の第
   ２のスイッチ素子と、 一方の端が上記出力禁止入力に接続され、他方の端が次
   段禁止出力に接続された、上記信号入力によって制御さ
   れる第１の導電型の第３のスイッチ素子と、 一方の端が第２の電源に接続され、他方の端が上記次段
   禁止出力に接続された、上記信号入力によって制御され
   る第２の導電型の第４のスイッチ素子と、 一方の端が上記次段禁止出力に接続され、他方の端が上
   記信号出力に接続された、上記出力禁止入力によって制
   御される第２の導電型の第５のスイッチ素子と、 一方の端が上記出力禁止入力に接続され、他方の端が上
   記次段禁止出力に接続された、上記信号出力によって制
   御される第２の導電型の第６のスイッチ素子と、 を備えた符号化回路。