JPH02303157A - 非対称ｃｍｏｓ電界効果トランジスタ - Google Patents
非対称ｃｍｏｓ電界効果トランジスタInfo
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- JPH02303157A JPH02303157A JP2105493A JP10549390A JPH02303157A JP H02303157 A JPH02303157 A JP H02303157A JP 2105493 A JP2105493 A JP 2105493A JP 10549390 A JP10549390 A JP 10549390A JP H02303157 A JPH02303157 A JP H02303157A
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- H10D30/01—Manufacture or treatment
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積回路電子装置の製造方法に関し、特に単
一ホトリソグラフ・マスクを使用して精製したＣＭＯ８
界効果トランジスタのソース／ドレイン領域の形成方法
に関する。この装置にｐ−チャンネル電界効果トランジ
スタのために金属化したソース／ドレイン領域を有し、
軽くドープしたドレイン（ＬＤＤ）を有するｎ−チャン
ネル電界効果トランジスタ構造を有するように作られる
。
一ホトリソグラフ・マスクを使用して精製したＣＭＯ８
界効果トランジスタのソース／ドレイン領域の形成方法
に関する。この装置にｐ−チャンネル電界効果トランジ
スタのために金属化したソース／ドレイン領域を有し、
軽くドープしたドレイン（ＬＤＤ）を有するｎ−チャン
ネル電界効果トランジスタ構造を有するように作られる
。
ソース／ドレイン領域の抵抗を減少するために選択的に
デポジットしたタングステンを使用することは当業者に
公知である。同様に、軽くドープしたドレイン（ＬＤＤ
）構造を有するｎ−チャンネル電界効果トランジスタの
構造は知られており、ゲート酸化物層におけるホット電
子トラッピングのためにトランジスタの劣化を最少にし
、選択的に使用されている。電界効果トランジスタの形
成に対するこの概念及び応用についての典型的説明は米
国特許第４．５０３，６０１号にある。珪化物を形成す
ることによって行われる金属層の選択的保持力は金属の
選択的デポジションに先立って行われ、金属のブランケ
ット・デポジション、露出したシリコンを有する珪化物
を形成するべ（反応環境の条件付、及び露出シリコンに
反応を受けない金属の選択的除去を一般に含むことが知
られている。
デポジットしたタングステンを使用することは当業者に
公知である。同様に、軽くドープしたドレイン（ＬＤＤ
）構造を有するｎ−チャンネル電界効果トランジスタの
構造は知られており、ゲート酸化物層におけるホット電
子トラッピングのためにトランジスタの劣化を最少にし
、選択的に使用されている。電界効果トランジスタの形
成に対するこの概念及び応用についての典型的説明は米
国特許第４．５０３，６０１号にある。珪化物を形成す
ることによって行われる金属層の選択的保持力は金属の
選択的デポジションに先立って行われ、金属のブランケ
ット・デポジション、露出したシリコンを有する珪化物
を形成するべ（反応環境の条件付、及び露出シリコンに
反応を受けない金属の選択的除去を一般に含むことが知
られている。
側壁誘電体層は軽くドープしたドレイン領域の形成過程
において誘電体の異法性エツチングによって形成するこ
とができる。
において誘電体の異法性エツチングによって形成するこ
とができる。
先行技術による方法は、互いに相対的ミラー・イメージ
である製造シーケンスを使用し、例えばｐ型領域の低い
移動性を補い、構造がホット電子トラッピング現象に対
するｎ−チャンネル・トランジスタの相対的に高められ
た感受性を補償するよう不純物濃度を調節したｎ−チャ
ンネル及びｐ−チャンネル・トランジスタを形成するも
のであった。ＣＭ ＯＳ電界効果トランジスタの２つの
タイプの間の基本的構造の非対称性は意義のあるものと
して知られなかった。
である製造シーケンスを使用し、例えばｐ型領域の低い
移動性を補い、構造がホット電子トラッピング現象に対
するｎ−チャンネル・トランジスタの相対的に高められ
た感受性を補償するよう不純物濃度を調節したｎ−チャ
ンネル及びｐ−チャンネル・トランジスタを形成するも
のであった。ＣＭ ＯＳ電界効果トランジスタの２つの
タイプの間の基本的構造の非対称性は意義のあるものと
して知られなかった。
上記の先行技術においては、多重ホトリソグラフ・マス
クがポリシリコン・ゲート電極のパターン化の後の動作
手順において日常的に使用され、対応するポリシリコン
・ゲート電極と自己整列した対向ドープされたソース／
ドレイン領域を形成していた。今、現に普通に行われて
いるはがす技術を用いて多重マスクを除去する方法は消
極的な経験のため賛成することができない。従って、ホ
トリソグラフψマスクの回数を少くしてＣＭＯ８装置を
製造する必要があり、ｐ−チャンネル電界効果トランジ
スタを非対称に製造してｐ型ソース／ドレイン領域の高
い抵抗を部分的に補償し、ｎ−チャンネル・トランジス
タをホット電子トラッピング効果を最少にする構造にし
て非対称に製造することが必要であることがわかった。
クがポリシリコン・ゲート電極のパターン化の後の動作
手順において日常的に使用され、対応するポリシリコン
・ゲート電極と自己整列した対向ドープされたソース／
ドレイン領域を形成していた。今、現に普通に行われて
いるはがす技術を用いて多重マスクを除去する方法は消
極的な経験のため賛成することができない。従って、ホ
トリソグラフψマスクの回数を少くしてＣＭＯ８装置を
製造する必要があり、ｐ−チャンネル電界効果トランジ
スタを非対称に製造してｐ型ソース／ドレイン領域の高
い抵抗を部分的に補償し、ｎ−チャンネル・トランジス
タをホット電子トラッピング効果を最少にする構造にし
て非対称に製造することが必要であることがわかった。
この発明はホトリソグラフ・マスクの数を減じ、ｐ−チ
ャンネル・トランジスタのソース／ドレイン領域を選択
的に金属化し、軽くドープしたドレイン構造のｎ−チャ
ンネル蕾トランジスタを選択的に精禰して０ＭＯ８電界
効果トランジスタを製造する方法を提供することによっ
て上記の問題を解決した。この方法によると、選択的に
デポジットした金属はＬＤＤをドープしながら一方の型
のトランジスタのソース／ドレイン領域をマスクし、反
対型トランジスタの側壁酸化物で間隔があけられたソー
ス／ドレイン領域をマスクするのに使用される。
ャンネル・トランジスタのソース／ドレイン領域を選択
的に金属化し、軽くドープしたドレイン構造のｎ−チャ
ンネル蕾トランジスタを選択的に精禰して０ＭＯ８電界
効果トランジスタを製造する方法を提供することによっ
て上記の問題を解決した。この方法によると、選択的に
デポジットした金属はＬＤＤをドープしながら一方の型
のトランジスタのソース／ドレイン領域をマスクし、反
対型トランジスタの側壁酸化物で間隔があけられたソー
ス／ドレイン領域をマスクするのに使用される。
この発明の好ましい実施例は、パターン化されドープさ
れたポリシリコン・ゲート電極が半導体基板のアクティ
ブ領域の適当な場所に形成され、２酸化シリコンのゲー
ト誘電体層によって基板と分離された０ＭＯ８電界効果
トランジスタの製造段階から始まる。この方法によると
、ゲート電極における基板は酸化環境を受ける。その酸
化中、重くドープされたポリシリコン電極は正常に１゜
分間酸化を受け、その割合でドープされない又は非常に
軽くドープされた基板の単結晶シリコンは酸化を受ける
。その後、ホトレジスト層がデポジットされ、ホトリソ
グラフ処理されて、ｐ−チャンネル・トランジスタのゲ
ート電極及びソース／ドレイン領域を露出する。そこで
、ｐ−ドーパント注入が行われ、自己整列ｐ型ソース／
ドレイン領域を形成する。次に、酸化物エツチングを使
用してポリシリコン・ゲート電極を露出せずにソ−入／
ドレイン領域のシリコンの表面から薄い酸化物層を除去
する。これはポリシリコン・ベース酸化物の差動的な厚
さに寄与する。そこでその単一ホトレジスト・マスクは
はがされる。
れたポリシリコン・ゲート電極が半導体基板のアクティ
ブ領域の適当な場所に形成され、２酸化シリコンのゲー
ト誘電体層によって基板と分離された０ＭＯ８電界効果
トランジスタの製造段階から始まる。この方法によると
、ゲート電極における基板は酸化環境を受ける。その酸
化中、重くドープされたポリシリコン電極は正常に１゜
分間酸化を受け、その割合でドープされない又は非常に
軽くドープされた基板の単結晶シリコンは酸化を受ける
。その後、ホトレジスト層がデポジットされ、ホトリソ
グラフ処理されて、ｐ−チャンネル・トランジスタのゲ
ート電極及びソース／ドレイン領域を露出する。そこで
、ｐ−ドーパント注入が行われ、自己整列ｐ型ソース／
ドレイン領域を形成する。次に、酸化物エツチングを使
用してポリシリコン・ゲート電極を露出せずにソ−入／
ドレイン領域のシリコンの表面から薄い酸化物層を除去
する。これはポリシリコン・ベース酸化物の差動的な厚
さに寄与する。そこでその単一ホトレジスト・マスクは
はがされる。
タングステンのような耐火性金属の選択的デポジション
、又は耐火性珪化金属の選択的保持力はｐ−チャンネル
・トランジスタのソース／ドレイン領域に対応する露出
したシリコンの領域にのみ発生するデポジション又は保
持力に従う。その金属又は珪化物は続いて行われる注入
のマスクとして作用する。
、又は耐火性珪化金属の選択的保持力はｐ−チャンネル
・トランジスタのソース／ドレイン領域に対応する露出
したシリコンの領域にのみ発生するデポジション又は保
持力に従う。その金属又は珪化物は続いて行われる注入
のマスクとして作用する。
ｎ型不純物を有するＬＤＤドーズ注入が行われて、ｎ−
チャンネル・ゲート電極と相対的に整列したＬＤＤソー
ス／ドレイン領域を形成し、ｐ−チャンネル・ソース／
ドレイン領域が金属化でマスクされる。基板表面に対す
る正角２酸化シリコン・デポジション及びそれに続く異
方性酸化エツチングが行われ、ｎ−チャンネル・トラン
ジスタの側壁酸化物領域を延長する。重いドーズのｎ型
不純物が注入でドープされ、ｎ−チャンネル・トランジ
スタのＬＤＤ領域に対する電気的連続体のソース／ドレ
イン領域を形成することによって製造段階を終る。
チャンネル・ゲート電極と相対的に整列したＬＤＤソー
ス／ドレイン領域を形成し、ｐ−チャンネル・ソース／
ドレイン領域が金属化でマスクされる。基板表面に対す
る正角２酸化シリコン・デポジション及びそれに続く異
方性酸化エツチングが行われ、ｎ−チャンネル・トラン
ジスタの側壁酸化物領域を延長する。重いドーズのｎ型
不純物が注入でドープされ、ｎ−チャンネル・トランジ
スタのＬＤＤ領域に対する電気的連続体のソース／ドレ
イン領域を形成することによって製造段階を終る。
この方法による０ＭＯ３電界効果トランジスタの製造は
必要なホトリソグラフ・マスクの数を最少にし、ｐ−チ
ャンネル・トランジスタのソース／ドレイン領域と同一
範囲の低抵抗シャント金属領域を形成し、完全なＬＤＤ
特徴を持っｎ−チャンネル電界効果トランジスタを形成
することができる。ここで形成した構造は従来の金属化
で容易に相互接続することができる。
必要なホトリソグラフ・マスクの数を最少にし、ｐ−チ
ャンネル・トランジスタのソース／ドレイン領域と同一
範囲の低抵抗シャント金属領域を形成し、完全なＬＤＤ
特徴を持っｎ−チャンネル電界効果トランジスタを形成
することができる。ここで形成した構造は従来の金属化
で容易に相互接続することができる。
第１図はフィールド酸化物１０によって分離されたコン
プリメンタリ・トランジスタのアクティブ領域を持つ単
結晶シリコン基板又はウェハｌの実施例の１部の断面略
図である。軽くドープしたｎ−ウェル領域は５として描
いである。基板１はその上に約１７．５ナノメートル（
ｎｍ）厚の酸化物ゲート誘電体層３が形成され、約３５
０ｎｍ厚の個々にパターン化され、ドープされたポリシ
リコン・ゲート電極４．６が形成されている。その構造
はこの発明方法の開始点である。ポリシリコン電極４．
６の不純物濃度は燐の公称ｌＯ！１イオン／ｄである。
プリメンタリ・トランジスタのアクティブ領域を持つ単
結晶シリコン基板又はウェハｌの実施例の１部の断面略
図である。軽くドープしたｎ−ウェル領域は５として描
いである。基板１はその上に約１７．５ナノメートル（
ｎｍ）厚の酸化物ゲート誘電体層３が形成され、約３５
０ｎｍ厚の個々にパターン化され、ドープされたポリシ
リコン・ゲート電極４．６が形成されている。その構造
はこの発明方法の開始点である。ポリシリコン電極４．
６の不純物濃度は燐の公称ｌＯ！１イオン／ｄである。
基板１及びｎ−ウェル領域５は従来のレベルで非常に軽
くドープされる。
くドープされる。
この実施例の第１のステップにおいて、基板は温度約９
５０℃約７５分間ウェット酸素中で酸化を受ける。この
動作は非常に軽くドープされた基板ｌ／ウェル５と、重
くドープされた多結晶シリコン電極４／６との間で酸化
率の差を強調するように行うのが好ましい。そうすると
、基板ｌの表面の酸化物７の厚さはポリシリコン電極４
，６の側及び上面に成長する酸化物８．９．１１．１２
のそれより非常に少くなる。例えば、第２図を見ると、
酸化の終りの酸化物層７は公称１０ｎｍ厚であり、酸化
物８，９，１１．１２は１１００ｎ厚の範囲となる。こ
の酸化の劇的差異率は夫々の材料の不純物濃度及び結晶
構造の両方に寄与する。
５０℃約７５分間ウェット酸素中で酸化を受ける。この
動作は非常に軽くドープされた基板ｌ／ウェル５と、重
くドープされた多結晶シリコン電極４／６との間で酸化
率の差を強調するように行うのが好ましい。そうすると
、基板ｌの表面の酸化物７の厚さはポリシリコン電極４
，６の側及び上面に成長する酸化物８．９．１１．１２
のそれより非常に少くなる。例えば、第２図を見ると、
酸化の終りの酸化物層７は公称１０ｎｍ厚であり、酸化
物８，９，１１．１２は１１００ｎ厚の範囲となる。こ
の酸化の劇的差異率は夫々の材料の不純物濃度及び結晶
構造の両方に寄与する。
ホトレジスト１３はホトリソグラフ−パターン化されて
、ｐ−チャンネル・トランジスタ１６のゲート電極及び
ソース／ドレイン領域を露出するが、ｎ−チャンネル電
界効果トランジスタ１４のそれらをカバーする。第３図
のｎ−チャンネル１６のソース／ドレイン領域１７はゲ
ート電極４と整列して形成される。薄い酸化物７を通し
てｐ型イオン１８が注入されて基板ｌにソース／ドレイ
ン領域１７を形成し、ホトレジスト１３がｎ−チャンネ
ル・トランジスタ１４をマスクする。注入は薄い酸化物
７を通して行われ、基板１のシリコン面が注入破損しな
いように保護するのが好ましい。
、ｐ−チャンネル・トランジスタ１６のゲート電極及び
ソース／ドレイン領域を露出するが、ｎ−チャンネル電
界効果トランジスタ１４のそれらをカバーする。第３図
のｎ−チャンネル１６のソース／ドレイン領域１７はゲ
ート電極４と整列して形成される。薄い酸化物７を通し
てｐ型イオン１８が注入されて基板ｌにソース／ドレイ
ン領域１７を形成し、ホトレジスト１３がｎ−チャンネ
ル・トランジスタ１４をマスクする。注入は薄い酸化物
７を通して行われ、基板１のシリコン面が注入破損しな
いように保護するのが好ましい。
代表的注入は３０に電子ボルトのエネルギを用い５Ｘｌ
Ｏ’ボロン・イオン／ ｃａｒのドーズが含まれる。
Ｏ’ボロン・イオン／ ｃａｒのドーズが含まれる。
第４図の断面は好ましくは異方性エツチングにより酸化
物７をエッチした後のｐ−チャンネル・トランジスタ１
７を示す。それはソース／ドレイン領域１７のシリコン
基板１の表面を露出し、厚い層の結果としてゲート電極
４の上に残留２酸化シリコン層１８とゲート電極４の両
側の側壁酸化物８とが残る。層１８は少くとも１０ｎｍ
厚である。
物７をエッチした後のｐ−チャンネル・トランジスタ１
７を示す。それはソース／ドレイン領域１７のシリコン
基板１の表面を露出し、厚い層の結果としてゲート電極
４の上に残留２酸化シリコン層１８とゲート電極４の両
側の側壁酸化物８とが残る。層１８は少くとも１０ｎｍ
厚である。
相対的厚さの層７．９（第３図）が与えられると、その
結果の層１８の厚さはオーバーエツチングを和らげ、ソ
ース／ドレイン領域１７におけるシリコン面に対する予
清浄動作のための大きなマージンを与えることになる。
結果の層１８の厚さはオーバーエツチングを和らげ、ソ
ース／ドレイン領域１７におけるシリコン面に対する予
清浄動作のための大きなマージンを与えることになる。
異方性エツチングの使用はほぼ完全な側壁酸化物層８を
保持し、ゲート電極４と金属化後のソース／ドレイン領
域１７との間の完全な電気的分離を保証する。エツチン
グの代替実施例は普通のウェット・エツチングを含み比
例した割合ですべて露出した酸化物を除去する。
保持し、ゲート電極４と金属化後のソース／ドレイン領
域１７との間の完全な電気的分離を保証する。エツチン
グの代替実施例は普通のウェット・エツチングを含み比
例した割合ですべて露出した酸化物を除去する。
このウェット・エツチングはソース／ドレイン領域面の
破損を最少にするので好ましい。
破損を最少にするので好ましい。
第４図の構造で終る異方性酸化物エツチングの前後にお
けるこの発明の他の実施例は酸化物１８が完全に除去さ
れるまでエツチングを続けるものであり、ポリシリコン
・ゲート電極４の上面が露出される。これは使用可能な
異方性エツチング処理の制限された酸化物−シリコン選
択性がソース／ドレイン領域１７に測定できる程のシリ
コン面腐植が発生してそのレベルを下げるのであまり好
ましくない。この実施例は金属又は珪化物形成の選択的
デポジションのためゲート電極４の表面を露出する。
けるこの発明の他の実施例は酸化物１８が完全に除去さ
れるまでエツチングを続けるものであり、ポリシリコン
・ゲート電極４の上面が露出される。これは使用可能な
異方性エツチング処理の制限された酸化物−シリコン選
択性がソース／ドレイン領域１７に測定できる程のシリ
コン面腐植が発生してそのレベルを下げるのであまり好
ましくない。この実施例は金属又は珪化物形成の選択的
デポジションのためゲート電極４の表面を露出する。
第５図はホトレジスト・マスク１３の除去後の基板の構
造を示す。特に、この発明によるｎ−チャンネル電界効
果トランジスタ１４のゲート電極６同様ｐ−チャンネル
電界効果トランジスタ１６のゲート電極４は十分薄い２
酸化シリコンに包まれ、その上ｐ−チャンネル・トラン
ジスタ１６のソース／ドレイン領域１７のシリコン面は
露出され、形成されるべきであるが対応するｎ−チャン
ネル・トランジスタ１−４のソース／ドレイン領域は２
酸化シリコン層７でカバーされたままとなる。
造を示す。特に、この発明によるｎ−チャンネル電界効
果トランジスタ１４のゲート電極６同様ｐ−チャンネル
電界効果トランジスタ１６のゲート電極４は十分薄い２
酸化シリコンに包まれ、その上ｐ−チャンネル・トラン
ジスタ１６のソース／ドレイン領域１７のシリコン面は
露出され、形成されるべきであるが対応するｎ−チャン
ネル・トランジスタ１−４のソース／ドレイン領域は２
酸化シリコン層７でカバーされたままとなる。
第５図は、又金属化の選択的デポジション又は形成の準
備のために一般に要求される広範なりリーニング中に、
構造が比較的にスムーズであり、汚染をトラップするか
もしれないジヨイント又は空洞がない作図である。
備のために一般に要求される広範なりリーニング中に、
構造が比較的にスムーズであり、汚染をトラップするか
もしれないジヨイント又は空洞がない作図である。
耐火性金属の選択的デポジションは第６図の構造の形成
に続く。タングステンの選択的デポジションはソース／
ドレイン領域１７の露出シリコンに金属１９を形成する
べく好ましい動作であるが、それは他の耐火性金属又は
珪化物形成行為に代えることが可能である。市場入手可
能な選択的タングステン・デポジションの要求の使用は
、金属１９が露出したシリコンを有する面にのみ形成す
るということを保証する。代替物について説明すると、
適用しうる場合、２酸化シリコン又は窒化シリコンの表
面はその選択的デポジション中金属化形成のための核場
所を提供しない。この発明の１つの代替実施例を行うと
、酸化物１８がゲート電極４の上面にない場合、金属の
選択的デポジションが、又ポリシリコン・ゲート電極４
の上面に発生する。
に続く。タングステンの選択的デポジションはソース／
ドレイン領域１７の露出シリコンに金属１９を形成する
べく好ましい動作であるが、それは他の耐火性金属又は
珪化物形成行為に代えることが可能である。市場入手可
能な選択的タングステン・デポジションの要求の使用は
、金属１９が露出したシリコンを有する面にのみ形成す
るということを保証する。代替物について説明すると、
適用しうる場合、２酸化シリコン又は窒化シリコンの表
面はその選択的デポジション中金属化形成のための核場
所を提供しない。この発明の１つの代替実施例を行うと
、酸化物１８がゲート電極４の上面にない場合、金属の
選択的デポジションが、又ポリシリコン・ゲート電極４
の上面に発生する。
ここにあげた実施例はゲート電極４上の金属とソース／
ドレイン領域１７にデポジットされた金属１９との間に
金属のブリッジを形成するリスクが除去されるので好ま
しい。
ドレイン領域１７にデポジットされた金属１９との間に
金属のブリッジを形成するリスクが除去されるので好ま
しい。
以上説明したこの発明の概念はタングステン以外のその
ような耐火性金属にも十分適用できる。
ような耐火性金属にも十分適用できる。
金属１９も又チタニウム、コバルト、プラチナム、タン
グステン又はタンタラムのような耐火性金属の珪化物と
してソース／ドレイン領域１７上に選択的に形成するこ
とができる。この実施例によると、ベース金属が第５図
の構造にブランケット・デポジットされ、露出したシリ
コンに金属が反応して珪化金属を形成するに適した熱環
境を受ける。
グステン又はタンタラムのような耐火性金属の珪化物と
してソース／ドレイン領域１７上に選択的に形成するこ
とができる。この実施例によると、ベース金属が第５図
の構造にブランケット・デポジットされ、露出したシリ
コンに金属が反応して珪化金属を形成するに適した熱環
境を受ける。
選択的エツチングを行い金属を除去するが珪化物は除去
しない。耐火金属の選択的デポジションに対比して金属
１９を形成するこの方法の望ましくない面は珪化混合物
の形成の過程における金属１９の体積膨張による緊張で
ある。
しない。耐火金属の選択的デポジションに対比して金属
１９を形成するこの方法の望ましくない面は珪化混合物
の形成の過程における金属１９の体積膨張による緊張で
ある。
第７図はこの製造方法の次の段階を示す。ｎ型ドーパン
トの低いドーズの注入２１が行われてｎ−チャンネル電
界効果トランジスタ１４のゲート電極６に自己整列した
軽いドープのｎ型領域２２を形成する。この好ましい実
施例はＬＤＤ領域２２を形成するよう４０に電子ボルト
のエネルギで注入された燐の５ｘｔｏ”イオン／ ｃｒ
ｊドーズを含む。
トの低いドーズの注入２１が行われてｎ−チャンネル電
界効果トランジスタ１４のゲート電極６に自己整列した
軽いドープのｎ型領域２２を形成する。この好ましい実
施例はＬＤＤ領域２２を形成するよう４０に電子ボルト
のエネルギで注入された燐の５ｘｔｏ”イオン／ ｃｒ
ｊドーズを含む。
金属１９はそうでなければ注入２１で形成されたカウン
タードーピング効果からｐ−チャンネル・トランジスタ
１６のソース／ドレイン領域１７をマスクする。再び、
薄い酸化物層７がシリコン面に対する破損を防止する。
タードーピング効果からｐ−チャンネル・トランジスタ
１６のソース／ドレイン領域１７をマスクする。再び、
薄い酸化物層７がシリコン面に対する破損を防止する。
ポリシリコン・ゲート電極４，６は前に行ったｐ型注入
１８がゲート電極の導電率の無視しつる効果を有すると
同様、オンセット及び注入２１から共に非常に重くドー
プされる。
１８がゲート電極の導電率の無視しつる効果を有すると
同様、オンセット及び注入２１から共に非常に重くドー
プされる。
第８図の構造は第７図の構造に２酸化シリコン層２３を
デポジットして得られたものである。きびしい地勢的上
下がないことが市場人手した製造装置を使用してリエン
トリの問題なく酸化物のコンホーマル・デポジションを
容易にする。この酸化物デポジション２３の厚さは公称
２５０ｎｍである。
デポジットして得られたものである。きびしい地勢的上
下がないことが市場人手した製造装置を使用してリエン
トリの問題なく酸化物のコンホーマル・デポジションを
容易にする。この酸化物デポジション２３の厚さは公称
２５０ｎｍである。
酸化物の異方性エツチングはポリシリコン・ゲート電極
４，６．金属１９及びＬＤＤソース／ドレイン領域２２
の表面が露出するまで続けられる。
４，６．金属１９及びＬＤＤソース／ドレイン領域２２
の表面が露出するまで続けられる。
ポリシリコン、単結晶シリコン又はタングステン耐火金
属より相当大きな割合でかなり選択的に酸化物を除去す
る代表的な異方性エツチングはりアクティブ・イオン・
エツチング・チャンバ内でＣＨＦ３ ： ０２エツチヤ
ントを使用して行われる。
属より相当大きな割合でかなり選択的に酸化物を除去す
る代表的な異方性エツチングはりアクティブ・イオン・
エツチング・チャンバ内でＣＨＦ３ ： ０２エツチヤ
ントを使用して行われる。
このエツチングの結果、側壁酸化物層又はヌペーサは第
７図の構造の隣り合う各縦壁に保持される。
７図の構造の隣り合う各縦壁に保持される。
例えば、第９図に示すように、ゲート電極４に隣り合う
酸化物残留物２４．金属１９／フイールド酸化物１０に
隣り合う側壁酸化物残留物２６．主も重要なｎ−チャン
ネル・トランジスタ１４のゲート電極６の両側の側壁酸
化物残留物２７がある。
酸化物残留物２４．金属１９／フイールド酸化物１０に
隣り合う側壁酸化物残留物２６．主も重要なｎ−チャン
ネル・トランジスタ１４のゲート電極６の両側の側壁酸
化物残留物２７がある。
この発明による独特な製造方法は、第１０図に示すよう
に、重いドーズのソース／ドレイン注入２８を有し、ｎ
−チャンネル電界効果トランジスタ１４の重くドープし
たｎ型ソース／ドレイン領域を形成することである。再
び、金属１９をマスクとして使い、ｐ−チャンネル・ト
ランジスタのソース／ドレイン領域１７のカウンタード
ーピングを防止する。図に示すように、側壁酸化物２７
による注入マスキングはｎ−チャンネル・トランジスタ
１４のために軽くドープしたドレイン領域３１を形成す
る。代表的な注入２８は砒素の６×１０１５イオン／
ｃｔｌドーズ及び７５に電子ボルトのエネルギを用いて
行われる。
に、重いドーズのソース／ドレイン注入２８を有し、ｎ
−チャンネル電界効果トランジスタ１４の重くドープし
たｎ型ソース／ドレイン領域を形成することである。再
び、金属１９をマスクとして使い、ｐ−チャンネル・ト
ランジスタのソース／ドレイン領域１７のカウンタード
ーピングを防止する。図に示すように、側壁酸化物２７
による注入マスキングはｎ−チャンネル・トランジスタ
１４のために軽くドープしたドレイン領域３１を形成す
る。代表的な注入２８は砒素の６×１０１５イオン／
ｃｔｌドーズ及び７５に電子ボルトのエネルギを用いて
行われる。
ＣＭＯ３集積回路の製造は比較的従来方法で終る。すな
わち、それは、まずアニール・シーケンスを行い、ゲー
ト電極と整列して各注入されたソース／ドレイン・ドー
パントを活動させ、軽く拡散する。コンタクト／エツチ
ングを介し、誘電体デポジション及び金属化が公知の方
法でｐ−チャンネル・トランジスタ１６及びｎ−チャン
ネル・トランジスタ１４の電気ノードを選択的に接続す
る。
わち、それは、まずアニール・シーケンスを行い、ゲー
ト電極と整列して各注入されたソース／ドレイン・ドー
パントを活動させ、軽く拡散する。コンタクト／エツチ
ングを介し、誘電体デポジション及び金属化が公知の方
法でｐ−チャンネル・トランジスタ１６及びｎ−チャン
ネル・トランジスタ１４の電気ノードを選択的に接続す
る。
この方法及びその最終構造に反映して、ｐ及びｎ−チャ
ンネル電界効果トランジスタは単一ホトリソゲラフ・マ
スクを使用した形成中に区別された。その上、最終構造
は２つのトランジスタ型の個々の特異性を補償する特徴
を表わすことに注目するべきである。例えば、ｐ型ドー
プドソース／ドレイン領域の低移動性は耐火性金属又は
珪化金属１９の共範存在によって相殺される。その結果
、ｐ−チャンネル・トランジスタ１６のソース／ドレイ
ン領域抵抗はトランジスタの相互コンダクタンス特性に
あまり寄与しない。同時に、ホット電子トラッピング効
果に対するｎ−チャンネル電界効果トランジスタあ一感
受性は従来の重くドープしたソース／ドレイン領域構造
に対するＬＤＤソース／ドレイン領域の組入れによって
和らげられる。
ンネル電界効果トランジスタは単一ホトリソゲラフ・マ
スクを使用した形成中に区別された。その上、最終構造
は２つのトランジスタ型の個々の特異性を補償する特徴
を表わすことに注目するべきである。例えば、ｐ型ドー
プドソース／ドレイン領域の低移動性は耐火性金属又は
珪化金属１９の共範存在によって相殺される。その結果
、ｐ−チャンネル・トランジスタ１６のソース／ドレイ
ン領域抵抗はトランジスタの相互コンダクタンス特性に
あまり寄与しない。同時に、ホット電子トラッピング効
果に対するｎ−チャンネル電界効果トランジスタあ一感
受性は従来の重くドープしたソース／ドレイン領域構造
に対するＬＤＤソース／ドレイン領域の組入れによって
和らげられる。
それによってこの方法はｐ及びｎ−チャンネル・トラン
ジスタ両方の必要性及び可能性に特に適した構造的非対
称性を有するＣＭＯ３ｈランジスタ、を製造することが
できる。
ジスタ両方の必要性及び可能性に特に適した構造的非対
称性を有するＣＭＯ３ｈランジスタ、を製造することが
できる。
第１〜１０図はこの発明によって製造されるＣＭＯ３装
置の各段階における半導体基板のアクティブ領域の断面
図である。 図中、ｌＯ・・・フィールド酸化物、３・・・酸化物ゲ
ート誘電体層、４，６・・・ポリシリコン・ゲート電極
、５・・・ｎ−ウェル領域、８，９．１１．１２・・・
酸化物、１３・・・ホトレジスト、１４．１６・・・ｎ
及びｐ−チャンネル電界効果トランジスタ、１７・・・
ソ−入／ドレイン領域、１９・・・金属、１８．２１・
・・注入、２２・・・ＬＤＤ領域、２３・・・２酸化シ
リコン層、２６・・・酸化物残留物、２７・・・側壁酸
化物残留物。 出願代理人 斉 藤 勲
置の各段階における半導体基板のアクティブ領域の断面
図である。 図中、ｌＯ・・・フィールド酸化物、３・・・酸化物ゲ
ート誘電体層、４，６・・・ポリシリコン・ゲート電極
、５・・・ｎ−ウェル領域、８，９．１１．１２・・・
酸化物、１３・・・ホトレジスト、１４．１６・・・ｎ
及びｐ−チャンネル電界効果トランジスタ、１７・・・
ソ−入／ドレイン領域、１９・・・金属、１８．２１・
・・注入、２２・・・ＬＤＤ領域、２３・・・２酸化シ
リコン層、２６・・・酸化物残留物、２７・・・側壁酸
化物残留物。 出願代理人 斉 藤 勲
Claims (1)
- （１）半導体基板のアクティブ領域に第１及び第２のポ
リシリコン・ゲート電極とその下にゲート誘電体とを形
成し、 前記第１及び第２のポリシリコン・ゲート 電極の上にキャップ誘電体層を形成し、 前記第２のポリシリコン・ゲート電極及び 関連する電界効果トランジスタのソース／ドレイン領域
の上にホトリソグラフ・マスクを形成し、前記ホトリソ
グラフ・マスクの存在下で前 記基板をドープして前記第１のポリシリコン・ゲート電
極と整列した半導体基板のソース／ドレイン領域を形成
し、 前記第１のポリシリコン・ゲート電極のソ ース／ドレイン領域の上に選択的に金属領域を形成し、 前記第２のポリシリコン・ゲート電極と整 列して第２のポリシリコン・ゲート電極のソース／ドレ
イン領域を軽くドープし、 前記第２のポリシリコン・ゲート電極の側 壁誘電体を形成し、 前記側壁誘電体と整列して前記第２のポリ シリコン・ゲート電極のソース／ドレイン領域を重くド
ープする各工程を含むＣＭＯＳ電界効果トランジスタ集
積回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US345,875 | 1989-05-01 | ||
| US07/345,875 US4874713A (en) | 1989-05-01 | 1989-05-01 | Method of making asymmetrically optimized CMOS field effect transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02303157A true JPH02303157A (ja) | 1990-12-17 |
| JP2942998B2 JP2942998B2 (ja) | 1999-08-30 |
Family
ID=23356881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2105493A Expired - Lifetime JP2942998B2 (ja) | 1989-05-01 | 1990-04-23 | 非対称ｃｍｏｓ電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4874713A (ja) |
| EP (1) | EP0396357B1 (ja) |
| JP (1) | JP2942998B2 (ja) |
| DE (1) | DE69014707T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5006477A (en) * | 1988-11-25 | 1991-04-09 | Hughes Aircraft Company | Method of making a latch up free, high voltage, CMOS bulk process for sub-half micron devices |
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| US5286998A (en) * | 1989-05-31 | 1994-02-15 | Fujitsu Limited | Semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere |
| US5070029A (en) * | 1989-10-30 | 1991-12-03 | Motorola, Inc. | Semiconductor process using selective deposition |
| US5296401A (en) * | 1990-01-11 | 1994-03-22 | Mitsubishi Denki Kabushiki Kaisha | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof |
| IT1239707B (it) * | 1990-03-15 | 1993-11-15 | St Microelectrics Srl | Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain |
| KR950000141B1 (ko) * | 1990-04-03 | 1995-01-10 | 미쓰비시 뎅끼 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
| US6078079A (en) * | 1990-04-03 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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| US5045486A (en) * | 1990-06-26 | 1991-09-03 | At&T Bell Laboratories | Transistor fabrication method |
| EP0535674B1 (en) * | 1991-10-01 | 1998-02-18 | Nec Corporation | Method for fabricating a LDD-mosfet |
| EP0575688B1 (en) * | 1992-06-26 | 1998-05-27 | STMicroelectronics S.r.l. | Programming of LDD-ROM cells |
| US5342798A (en) * | 1993-11-23 | 1994-08-30 | Vlsi Technology, Inc. | Method for selective salicidation of source/drain regions of a transistor |
| US5960319A (en) | 1995-10-04 | 1999-09-28 | Sharp Kabushiki Kaisha | Fabrication method for a semiconductor device |
| US6720627B1 (en) | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
| KR0161885B1 (ko) * | 1995-12-26 | 1999-02-01 | 문정환 | 반도체 소자와 그의 제조방법 |
| US6037254A (en) * | 1996-10-31 | 2000-03-14 | Texas Instruments Incorporated | Method of making a surface protective layer for improved silicide formation |
| JPH1168103A (ja) * | 1997-08-22 | 1999-03-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| TW359886B (en) * | 1997-09-02 | 1999-06-01 | United Microelectronics Corp | Electrostatic discharge protection device and production process therefor |
| US6001721A (en) * | 1998-02-19 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide and salicide on the same chip |
| US6710424B2 (en) | 2001-09-21 | 2004-03-23 | Airip | RF chipset architecture |
| JP4483179B2 (ja) * | 2003-03-03 | 2010-06-16 | 株式会社デンソー | 半導体装置の製造方法 |
| US20060267130A1 (en) * | 2003-06-26 | 2006-11-30 | Rj Mears, Llc | Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween |
| US9000525B2 (en) * | 2010-05-19 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for alignment marks |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US3747200A (en) * | 1972-03-31 | 1973-07-24 | Motorola Inc | Integrated circuit fabrication method |
| JPS567304B2 (ja) * | 1972-08-28 | 1981-02-17 | ||
| US4267012A (en) * | 1979-04-30 | 1981-05-12 | Fairchild Camera & Instrument Corp. | Process for patterning metal connections on a semiconductor structure by using a tungsten-titanium etch resistant layer |
| US4622735A (en) * | 1980-12-12 | 1986-11-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device utilizing self-aligned silicide regions |
| US4441247A (en) * | 1981-06-29 | 1984-04-10 | Intel Corporation | Method of making MOS device by forming self-aligned polysilicon and tungsten composite gate |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| US4503601A (en) * | 1983-04-18 | 1985-03-12 | Ncr Corporation | Oxide trench structure for polysilicon gates and interconnects |
| JPH0695563B2 (ja) * | 1985-02-01 | 1994-11-24 | 株式会社日立製作所 | 半導体装置 |
| US4648175A (en) * | 1985-06-12 | 1987-03-10 | Ncr Corporation | Use of selectively deposited tungsten for contact formation and shunting metallization |
| US4722909A (en) * | 1985-09-26 | 1988-02-02 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
| US4711701A (en) * | 1986-09-16 | 1987-12-08 | Texas Instruments Incorporated | Self-aligned transistor method |
| DE3873982T2 (de) * | 1987-05-14 | 1993-03-25 | Philips Nv | Verfahren zur halbleiterherstellung, wobei unter verwendung einer hilfsoxidation die tunnelausbildung bei der wolframabscheidung reduziert wird. |
-
1989
- 1989-05-01 US US07/345,875 patent/US4874713A/en not_active Expired - Lifetime
-
1990
- 1990-04-23 JP JP2105493A patent/JP2942998B2/ja not_active Expired - Lifetime
- 1990-04-27 DE DE69014707T patent/DE69014707T2/de not_active Expired - Lifetime
- 1990-04-27 EP EP90304631A patent/EP0396357B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4874713A (en) | 1989-10-17 |
| JP2942998B2 (ja) | 1999-08-30 |
| DE69014707D1 (de) | 1995-01-19 |
| DE69014707T2 (de) | 1995-07-27 |
| EP0396357B1 (en) | 1994-12-07 |
| EP0396357A1 (en) | 1990-11-07 |
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