JPH02306657A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02306657A JPH02306657A JP1129123A JP12912389A JPH02306657A JP H02306657 A JPH02306657 A JP H02306657A JP 1129123 A JP1129123 A JP 1129123A JP 12912389 A JP12912389 A JP 12912389A JP H02306657 A JPH02306657 A JP H02306657A
- Authority
- JP
- Japan
- Prior art keywords
- cases
- ceramic
- case
- type
- sealed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に高密度実装用のセラ
ミックＰＧＡ型集積回路に関する。
ミックＰＧＡ型集積回路に関する。
従来のセラミックＰＧＡ型の半導体装置は、一つのケー
スに単一のダイ（半導体チップ）を搭載するもので、第
５図〜第７図に示すようなタイプのものであった。
スに単一のダイ（半導体チップ）を搭載するもので、第
５図〜第７図に示すようなタイプのものであった。
封止方法に関しては、単一のケース・キャビティをセラ
ミック・キャップで低融点ガラスにより接着封止するフ
リットシール方式（第５図）と、金属キャップで電気溶
接により封止するシームウェルド方式く第６図、第７図
）がある。
ミック・キャップで低融点ガラスにより接着封止するフ
リットシール方式（第５図）と、金属キャップで電気溶
接により封止するシームウェルド方式く第６図、第７図
）がある。
また、シームウェルド方式では、ダイ表面が実装面に対
して上向きとなるフェース・アップ型のものく第６図）
とダイ表面が実装面に対して下向きとなるフェース・ダ
ウン型のもの（第７図）がある。
して上向きとなるフェース・アップ型のものく第６図）
とダイ表面が実装面に対して下向きとなるフェース・ダ
ウン型のもの（第７図）がある。
上述した従来の半導体装置は、単一ケースに１つのダイ
を搭載するものであるため、例えば、２つのダイを機能
させるためには２つのパッケージを要し、個々にパッケ
ージを実装すると、その分実装面積が広がってしまい、
高密度実装の面での欠点がある。
を搭載するものであるため、例えば、２つのダイを機能
させるためには２つのパッケージを要し、個々にパッケ
ージを実装すると、その分実装面積が広がってしまい、
高密度実装の面での欠点がある。
本発明の半導体装置は、半導体チップを搭載した第１の
ＰＧＡ型セラミックケースに、他の半導体チップを搭載
した第２のＰＧＡ型セラミックケースを積み重ね低融点
ガラスで封止したというものである。
ＰＧＡ型セラミックケースに、他の半導体チップを搭載
した第２のＰＧＡ型セラミックケースを積み重ね低融点
ガラスで封止したというものである。
次に本発明について、図面を参照して説明する。
第１図は、本発明の一実施例の縦断面図である。第２図
は、プリント基板に半田付は実装した場合の例を示す側
面図、第３図は、本実施例に示すパッケージの構成要素
を示す図である。
は、プリント基板に半田付は実装した場合の例を示す側
面図、第３図は、本実施例に示すパッケージの構成要素
を示す図である。
第１図において、１は下部のセラミックケース（第２の
ＰＧＡ型セラミックケース）、２は上部のセラミックケ
ース（第１のＰＧＡ型セラミックケース）であり、１の
ケースはアレイ上の外部ピン３を、また２のケースもア
レイ状の外部ビン４を有している。これらの外部ピンは
、各々のケースにろう付けされ、積層セラミック内の配
線パターンと電気的に接続されている。
ＰＧＡ型セラミックケース）、２は上部のセラミックケ
ース（第１のＰＧＡ型セラミックケース）であり、１の
ケースはアレイ上の外部ピン３を、また２のケースもア
レイ状の外部ビン４を有している。これらの外部ピンは
、各々のケースにろう付けされ、積層セラミック内の配
線パターンと電気的に接続されている。
セラミックケース１，２は熱膨張係数の同じ同一材質に
よるものとし、封止部５（接合面）で低融点ガラスによ
る接着封止がなされる。
よるものとし、封止部５（接合面）で低融点ガラスによ
る接着封止がなされる。
セラミックケース１には、ダイ（半導体チップ）６がマ
ウントされ、ボンディングワイヤ８でケース側のパター
ンと電気的接続がどれらている。同様に、セラミックケ
ース２には、他のダイアがマウントされ、ボンディング
ワイヤ９でケース側に接続されている。プリント基板上
に実装する場合、第２図に示すように外部ビン３及び４
をプリント基板のスルーホールに立て半田付は部１１で
プリント基板（ＰＷＢ基板）側と電気的接続をとる。
ウントされ、ボンディングワイヤ８でケース側のパター
ンと電気的接続がどれらている。同様に、セラミックケ
ース２には、他のダイアがマウントされ、ボンディング
ワイヤ９でケース側に接続されている。プリント基板上
に実装する場合、第２図に示すように外部ビン３及び４
をプリント基板のスルーホールに立て半田付は部１１で
プリント基板（ＰＷＢ基板）側と電気的接続をとる。
次に本発明のパッケージの実施例について、第３図を用
いて組立方法を説明する。大別して、下部のセラミック
ケース組立、上部のセラミックケース組立、及び、上・
下側部の接着・封止から成る。
いて組立方法を説明する。大別して、下部のセラミック
ケース組立、上部のセラミックケース組立、及び、上・
下側部の接着・封止から成る。
下部のセラミックケースは、フェース・アップタイプの
もので、また、上部のセラミックケースはフェース・ダ
ウンタイプのものである。これら両者は、従来技術によ
って、ダイ・マウント及びボンディングを個別に行って
組立てる。
もので、また、上部のセラミックケースはフェース・ダ
ウンタイプのものである。これら両者は、従来技術によ
って、ダイ・マウント及びボンディングを個別に行って
組立てる。
各々、組立られな上・下２つのセラミックケースにおい
て、５の接合面を位置合わせし、低融点ガラスによる封
止により、両ケースのキャビティを同時に封止してしま
う。
て、５の接合面を位置合わせし、低融点ガラスによる封
止により、両ケースのキャビティを同時に封止してしま
う。
以上、説明したように本実施例ではパッケージ内に２つ
のダイを搭載でき、２つのＰＧＡ型セラミックケースを
縦方向に積み重ねた一体化構造であるため、個々のパッ
ケージを実装した場合に比べて、大幅に実装面積を低減
できるほか専用のキャップが不要となる。
のダイを搭載でき、２つのＰＧＡ型セラミックケースを
縦方向に積み重ねた一体化構造であるため、個々のパッ
ケージを実装した場合に比べて、大幅に実装面積を低減
できるほか専用のキャップが不要となる。
第４図は、本発明の他の実施例を示す縦断面図である。
第４図は、下部及び上部の両セラミックケースとも、フ
ェース・ダウン・タイプのものであり、かつ、封止方法
に関し下部のセラミックケース１は、シールリング部１
２で金属キャップ１３を溶接で封止（シームウェルド方
式）し、上部のセラミックケース２は、下部のセラミッ
クケース１の背面にある封止部５でガラス接着封止され
る。
ェース・ダウン・タイプのものであり、かつ、封止方法
に関し下部のセラミックケース１は、シールリング部１
２で金属キャップ１３を溶接で封止（シームウェルド方
式）し、上部のセラミックケース２は、下部のセラミッ
クケース１の背面にある封止部５でガラス接着封止され
る。
この構造では、両セラミックケースのキャビティが独立
になり、２つのダイに接続されているホンディングワイ
ヤ相互の接触が起りにくい利点がある。
になり、２つのダイに接続されているホンディングワイ
ヤ相互の接触が起りにくい利点がある。
以上説明したように、本発明は、２つのＰＧＡ型セラミ
ックケースを縦方向に積み重ね、両ケースを低融点ガラ
スで接着・封止した一体化構造とすることにより、パッ
ケージ内に２つのダイを搭載した半導体装置が得られ、
実装面積の低減が図れるという効果がある。
ックケースを縦方向に積み重ね、両ケースを低融点ガラ
スで接着・封止した一体化構造とすることにより、パッ
ケージ内に２つのダイを搭載した半導体装置が得られ、
実装面積の低減が図れるという効果がある。
図面の簡単な説明
第１図は、本発明の一実施例の半導体集積回路パッケー
ジの構造全体を説明するための縦断面図、第２図は、一
実施例をＰＷＢ基板上に実装した例を示す側面図、第３
図は、構成要素の縦断面図、第４図は、本発明の他の実
施例を示す縦断面図、第５図、第６図及び第７図はそれ
ぞれ従来例を示す縦断面図で−ある。
ジの構造全体を説明するための縦断面図、第２図は、一
実施例をＰＷＢ基板上に実装した例を示す側面図、第３
図は、構成要素の縦断面図、第４図は、本発明の他の実
施例を示す縦断面図、第５図、第６図及び第７図はそれ
ぞれ従来例を示す縦断面図で−ある。
１・・・第２のＰＧＡ型セラミックケース、２・・・第
１のＰＧＡ型セラミックケース、３，４・・・外部ピン
、５・・・封止部（接合面）、６．７・・・ダイ（半導
体チップ）、８．９・・・ボンディングワイヤ、１０・
・・ＰＷＢ基板、１１・・・半田付は部、１２・・・シ
ールリング封止部、１３・・・金属キャップ。
１のＰＧＡ型セラミックケース、３，４・・・外部ピン
、５・・・封止部（接合面）、６．７・・・ダイ（半導
体チップ）、８．９・・・ボンディングワイヤ、１０・
・・ＰＷＢ基板、１１・・・半田付は部、１２・・・シ
ールリング封止部、１３・・・金属キャップ。
Claims (1)
- 半導体チップを搭載した第１のＰＧＡ型セラミックケー
スに、他の半導体チップを搭載した第２のＰＧＡ型セラ
ミックケースを積み重ね低融点ガラスで封止したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129123A JPH02306657A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129123A JPH02306657A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02306657A true JPH02306657A (ja) | 1990-12-20 |
Family
ID=15001651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129123A Pending JPH02306657A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02306657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206378A (ja) * | 1992-01-30 | 1993-08-13 | Nec Kyushu Ltd | 半導体装置 |
| JP2004363126A (ja) * | 2003-05-30 | 2004-12-24 | Seiko Epson Corp | 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 |
-
1989
- 1989-05-22 JP JP1129123A patent/JPH02306657A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206378A (ja) * | 1992-01-30 | 1993-08-13 | Nec Kyushu Ltd | 半導体装置 |
| JP2004363126A (ja) * | 2003-05-30 | 2004-12-24 | Seiko Epson Corp | 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 |
| US7436061B2 (en) | 2003-05-30 | 2008-10-14 | Seiko Epson Corporation | Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device |
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