JPS61107457A - デ−タ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、入出力機器と主記憶装置との間のデータ転
送が、ＣＰＵ内のデータ転送コントローラの制御により
行なわれる情報処理システムに好適するデータ転送制御
方式に関する。

［発明の技術的背景］ この種情報処理システムは、第２図に示すように、ＣＰ
　ｔＪ　１１、主記憶装置（以下ＭＭと称する）１２、
入出力機器１３−１．１３−２．・・・１３−ｎを有し
ている。

ＣＰｔＪｌｌ、ＭＭ１２および入出力感器１３−１〜１
３−ｎハ、外部バス２０により相互接続されている。更
に具体的に述べるならば、ｃ　ｐ　ｕ　ｉｌ、ＭＭ１２
および入出力感器１３−ｎは、外部バス２０内のり−ド
／ライトライン２１、データバス２２およびアドレスバ
ス２３により相互接続されている。また、ＣＰ　ｔＪ　
１１および入出力機器１３−１〜１３−ｎは、外部バス
２０内のコントロールライン２４によっても相互接続さ
れている。リード／ライトライン２１は、リード／ライ
ト信号転送用の一種のコントロールラインであり、コン
トロールライン２４と共にコントロールバスを形成する
。

ＣＰ　Ｕ　４１は、ＣＰＵ１１の中心をなすプロセッサ
３１、外部からの入力信号により、主として外部バス２
０の制御を行なうコントローラ３２、更にはＭＭ１２と
入出力機器１３−ｉ　（ｉ　−１〜ｎ）との間のデータ
転送制御を行なうデータ転送コントローラ３３を有して
いる。データ転送コントローラ３３は、プロセッサ３１
からの内部バス３４に接続されている。内部バス３４は
、アドレスバス３５、データバス３６およびリード／ラ
イトライン３７を含む。また、データ転送コントローラ
３３は、インタフェース回路３８を介してアドレスバス
２３に、インタフェース回路３９を介してデータバス２
２に、インタフェース回路４０を介してリード／ライト
ライン２１に、そ枕ぞれ接続されている。データ転送コ
ントローラ３３は、同コントローラ３３の中心をなすコ
ントロール部５１、およびデータ転送に関する各種情報
が°セットされるレジスタ群５２を有する。レジスタ群
５２は、データ転送コントローラ３３を制御するコマン
ド情報がセットされるレジスタ５３、データ転送に必要
なアドレス情報がセットされるレジスタ５４、および上
記した情報以外の情報がセットされるレジスタ５５′を
含む。

第２図の情報処理システムでは、例えば入出力機器１３
−１とＭＭ１２との間でデータ転送（例えばＤＭＡ転送
）を行なう場合、まず入出力機器１３−１が　　　　□
コントロールライン２４に転送リクエスト信号を出　　
　　・癒、出力する。この転送リクエスト信号は、ＣＰ
Ｕ１１（内のコントローラ３２）に供給される。ｃｐｕ
ｉｔ（内のコントローラ３２）は、外部バス２０が他の
入出力機器１３−２〜１３−ｎによって使用されていな
ければ、入出力搬器１３−１に対して外部バス２０の使
用権を認める。この状態でプロセッサ３１は、データ転
送コントローラ３３内のレジスタ群５２に、データ転送
に必要な各種情報をセットする。これらの情報は、バス
使用権が認められた入出力感器１３−１に対応して予め
用意されている。上記動作（セットアツプ動作）は、プ
ロセッサ３１が、アドレスバス３５にレジスタ群５２内
のレジスタを指定するアドレスを、データバス３６に同
レジスタにセットすべきデータ（コマンドデータ、スタ
ートアドレス、エンドアドレスなど）を、リード／ライ
トライン３７にライト信号を、それぞれ出力することに
より行なわれる。

このようにして、データ転送のための情報が、データ転
送コントローラ３３内のレジスタ群５２にセットアツプ
されると、プロセッサ３１はデータ転送コントローラ３
３を起動する。これにより、データ転送コントローラ３
３は、レジスタ群５２のセットアツプ内容に従ってデー
タ転送制御を開始する。この場合、レジスタ群５２内の
レジスタ５３により、入出力機器１３−１からＭＭ１２
へのデータ転送が指定されていれば、データ転送コント
ローラ３３は、入出力機器１３−１に対してはリード信
号を、ＭＭ１２に対してはライト信号を、リード／ライ
トライン２１に出力する。更に、データ転送コントロー
ラ３３は、アドレスバス２３にＭＭ１２に対するアドレ
スを出力する。一方、入出力機器１３−１は、データ転
送コントローラ３３からのリード信号に応じ、ＭＭ１２
への転送データを内部メモリ（図示せず）から取出して
データバス２２に出力する。このデータバス２２上のデ
ータは、アドレスバス２３上のアドレスで指定される、
ＭＭ１２のその位置に転送される。上記した転送は、レ
ジスタ群５２にセットアツプされたエンドアドレスの示
す、ＭＭ１２のその位置へのデータ転送が終了するまで
行なわれる。

［背景技術の問題点］ 上記したように、従来の入出力感器、主記憶装置（ＭＭ
）間データ転送では、入出力は器がＣＰＵにデータ転送
リクエストを送出した場合、ＣＰＵは入出力機器からの
リクエストの受付けを行ない、しかる後データ転送コン
トローラ内のレジスタ群にデータ転送に必要な情報をセ
ットアツプする動作を行なう必要があった。このためＣ
ＰＵは、上記セットアツプ動作の期間中地の動作が行な
えず、ＣＰＵの処理効率が低下する問題があった。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、入出力機器と主記憶装置（ＭＭ）間のデータ転送に際
し、データ転送コントローラ内のレジスタ群へのセット
アツプ動作が、入出力搬器自身により、ＣＰｔＪから独
立に行なえ、もってＣＰＵの負荷が軽減できるデータ転
送制御方式を提供することにある。

［発明の概要］ この発明では、第１アドレスバス、第１データ１　　　
　バスおよび第１リード／ライトラインを含む内部バス
を有するｃｐｕ、主記憶装置、および入出力機器は、第
２アドレスバス、第２データバスおよび第２リード／ラ
イトラインを含む外部バスにより接続されている。上記
ＣＰＵには、データ転送制御用レジスタ群を有するデー
タ転送コントローラが設けられている。このデータ転送
コントローうには、上記第１アドレスバス、第１データ
バスおよび第１リード／ライトライン、または上記第２
アドレスバス、第２データバスおよび第２リード／ライ
トラインのいずれか一方が、切換え回路により切換え接
続される。この切換え回路の動作は、上記第２アドレス
バスおよび第２リード／ライトラインの情報に応じ、制
御手段により制御される。上記入出力機器は、主記憶装
置との間のデータ転送に際し、上記第２アドレスバス、
第２データバスおよび第２リード／ライトラインに、上
記データ転送コントローラ内のレジスタ群をセットアツ
プするための情報を出力するように構成されている。ま
た、上記データ転送コントローラは、　　　□上記切換
え回路からデータ、アドレス、およびラ　　　　　（゛
１イト信号が入力される毎に、同ライト信号に応じ、上
記レジスタ群のうち上記アドレスの示すレジスタに上記
データをセットする。したがって、上記第２アドレスバ
ス、第２データバスおよび第２リード／ライトラインが
データ転送コントローラに接続されるように切換え回路
を制御すれば、入出力機器によるセットアツプ動作が可
能となる。上記データ転送コントローラは、上記のよう
にしてセットアツプされたレジスタ群の内容に従ってデ
ータ転送制御を行なう ［発明の実施例］ 以下、この発明の一実施例を図面を参照して説明する。

なお、第２図と同一部分には同一符号を付して詳細な説
明を省略する。第１図の情報処理システムにおいて、６
０は外部バス２０に接続されたＣＰＵである。ＣＰ　Ｕ
　６０は、第２図のＣＰ　Ｕ　１１と同様に、プロセッ
サ３１、コントローラ３２オよびデータ転送コントロー
ラ３３を有している。但し、データ転送コントローラ３
３は、以下の説明から明らかなように、プロセッサ３１
の内部バス３４に直接接続されていない。また、ＣＰ　
Ｕ　６０は、２つの入力並びに１つの出力をもったセレ
クト回路６１、およびデコードムコントロール回路（以
下、ＤＥＣ＆ＣＮＴと称する）６２を有している。セレ
クト回路６１の一方の入力は、外部バス２０のリード／
ライトライン２１、データバス２２およびアドレスバス
２３に接続され、他方の入力は、内部バス３４のアドレ
スバス３５、データバス３６およびリード／ライトライ
ン３１に接続される。また、セレクト回路６１の出力は
、内部リード／ライトライン７１、データバス７２およ
びアドレスバス７３を介してデータ転送コントローラ３
３に接続される。リード／ライトライン７１は、インタ
フェース回路４０を介して外部リード／ライトライン２
１に接続される。また、データバス７２はインタフェー
ス回路３９を介して外部データバス２２に接続され、ア
ドレスバス７３はインタフェース回路３８を介して外部
アドレスバス２３に接続される。一方、ＤＥＣ＆ＣＮＴ
６２の入力は、アドレスバス２３およびリード／ライト
ライン２１に接続される。ＤＥＣ＆ＣＮＴ６２は、アド
レスバス２３およびリード／ライトライン２１の情報に
応じ、セレクト回路６１を制御するためのコントロール
信号６３を出カする。

また、８０−１．８１−２．・・・８１−ｎは入出力機
器である。

入出力機器８０−１〜ａｏ−ｎは、ＭＭ１２との間のデ
ータ転送に際し、データ転送コントローラ内のレジスタ
群５２をセットアツプするための情報を、リード／ライ
トライン２１、データバス２２およびアドレスバス２３
に送出するようになっている。第１図の入出力機器８０
−１〜８０−ｎは、この点で第２図の入出力機器１３−
１〜１３−ｎと異なる。

次に上記した構成の動作を、入出力機器８０−１とＭＭ
１２との間のデータ転送（例えばＤＭＡ転送）の場合を
例にとって説明する。この場合、まず入出力機器８０−
１が、外部バス２０のコントロールライン２４（内の特
定ライン）上に第１の転送リクエスト信号を送出する。

この転送リクエスト信号は、ＣＰＵ６０内内のコントロ
ーラ３２）に供給される。

ＣＰ　Ｕ　６０　（内のコントローラ３２）は、外部バ
ス２０が他の入出力機器８０−２〜８０−ロによって使
用されていなければ、入出力機器８０−１に対して外部
バス２０の使用権を認める。これは、ＣＰＵ６０がコン
トロールライン２４の特定のライン（承認信号ライン）
上に承認信号を出力することにより行なわれる。

入出力様器８０−１は、外部バス２０の使用権を認めら
れると、外部バス２０のアドレスバス２３にアドレスを
、データバス２２にデータを、リード／ライトライン２
１にライト信号を出力する。上記アドレスは、ＣＰ　Ｕ
　６０内のデータ転送コントローラ３３に設けられたレ
ジスタ群５２における所望のレジスタを指定する。また
、上記データは、上記アドレスで指定されたレジスタに
対する書込みデータである。

アドレスバス２３上のアドレスおよびリード／ライトラ
イン２１上のライト信号は、ＣＰＵ６０内のＤＥＣ＆Ｃ
ＮＴ６２に供給される。ＤＥＣ＆ＣＮＴ６２は、リード
／ライトライン２１上のライト信号によりイネーブルさ
れ、アドレスバス２３上のアドレスをデコードする。Ｄ
ＥＣ＆ＣＮＴ６２は、上記アドレスがデータ転送コント
ローラ３３内のレジスタを指定していれば、論理“１”
のコントロール信号６３を　　　“゛セレクト回路６１
に出力する。

セレクト回路６１は、ＤＥＣ＆ＣＮＴ６２からの論理”
　１　”のコントロール信号６３に応じ、プロセッサ３
１からのアドレスバス３５、データバス３６およびリー
ド／ライトライン３７、または外部からのアドレスバス
２３、データバス２２およびリード／ライトライン２１
のうち、後者を選択する。これにより、外部のアドレス
バス２３上のアドレスは、セレクト回路６１から選択出
力され、ＣＰ　Ｕ　６０内部のアドレスバス７３を通し
てデータ転送コントローラ３３に供給される。同様に、
データバス２２上のデータ、およびリード／ライトライ
ン２１上のライト信号もセレクト回路６１から選択出力
され、対応するデータバス７２、リード／ライトライン
７１を通してデータ転送コントローラ３３に供給される
。データ転送コントローラ３３内のコントロール部５１
は、アドレスバス１３経出で供給された（入出力機器８
ｏ−１からの）アドレスで指定されている、レジスタ群
５２内のレジスタに、データバス７２経由で供給される
（入出力機器８０−１からの）データを、リード／ライ
トライン７１経由で供給される（入出力機器８ｏ−１か
らの）ライト信号により書込む。

このようにして、入出力機器８０−１は、データ転送コ
ントローラ３３に設けられたレジスタ群５２内のレジス
タに、ＣＰＵ６０（内のプロセッサ３１）から独立して
所望のデータをセットすることができる。

入出力機器８０−１は、以上の動作を、レジスタ群５２
に対する必要なデータのセットアツプが完了するまで、
所定のバスサイクルで繰返す。この結果、データ転送コ
ントローラ３３内のレジスタ５３にデータ転送コントロ
ーラ３３を制御するコマンド情報が、レジスタ５４にメ
モリスタートアドレスおよびメモリエンドアドレスが、
そしてレジスタ５４にその他の情報がセットされる。

さて、データ転送コントローラ３３内のレジスタ群５２
に対するセットアツプが終了すると、入出力機器８０−
１は、外部バス２０のコントロールライン２４（内の特
定ライン）上に第２の転送リクエスト信号を送出する。

この転送リクエスト信号は、ＣＰＵ６０（内のコントロ
ーラ３２）に供給される。これにより、ＣＰＵ６０（内
のコントローラ３２）は、データ転送コントローラ３３
に起動をかける。この結果、データ転送コントローラ３
３は、レジスタ５３の内容に基づいて、入出力機器８０
−１に対してはライト信号（またはリード信号）を、Ｍ
Ｍ１２に対してはリード信号（ライト信号）を、インタ
フェース回路４０経由でリード／ライトライン２１上に
出力する。また、データ転送コントローラ３３は、レジ
スタ５４の示すメモリスタートアドレスをインタフェー
ス回路３９経由でアドレスバス２３に出力する。そして
、データバス２２上には、アドレスバス２３上のアドレ
スで指定されたＭＭ１２のその位置からの読出しデータ
（またはアドレスバス２３上のアドレスで指定されたＭ
Ｍ１２のその位置に書込むべき入出力機器８０−１から
のデータ）が出力される。このようにして、入出力橢器
８０−１とＭＭ１２との間のデータ転送が開始される。

このとき、データ転送コントローラ３３内のレジスタ５
４にセットされたメモリスタートアドレスがインクリメ
ントされる。これ１　　　　により、ＭＭ１２に対する
次のアドレスが示される。

以上のデータ転送動作は、ＭＭ１２に対するアドレスが
、データ転送コントローラ３３内のレジスタ５４にセッ
トされているメモリエンドアドレスに一致するまで繰返
される。

なお、ＤＥＣ＆ＣＮＴ６２は、ディセーブル状態、或は
イネーブル状態であってもアドレスバス２３上のアドレ
スがデータ転送コントローラ３３内のレジスタを指定し
ていない場合には、論理１１０　Ｉ＋のコントロール信
号６３を出力する。この場合には、セレクト回路６１に
より、プロセッサ３１からのアドレスバス３５、データ
バス３６およびリード／ライトライン３７が選択される
ことになる。

［発明の効果］ 以上詳述したようにこの発明によれば、入出力機器と主
記憶装！（ＭＭ）間のデータ転送に際し、データ転送を
要求している入出力機器自身で、データ転送コントロー
ラ内のレジスタ群へのセットアツプ動作が行なえる。即
ち、この発明によれば、上記セットアツプ動作にＣＰＵ
が介在する必要がなくなるので、ＣＰＵの負荷が軽減で
き、ｃ　ｐ　ｕ　　　　　　””’の処理効率の向上が
図れる。また、この発明によれば、入出力機器自身がデ
ータ転送の制御を行なうことにより、システムの自由度
を向上することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る情報処理システムの
ブロック構成図、第２図は従来例を示すブロック図であ
る。 １２・・・主記憶装置（ＭＭ）、２０・・・外部バス、
２１゜３７、７１・・・リード／ライトライン、２２．
３ｆ３．７２・・・データバス、２３．３５．７３・・
・アドレスバス、３３・・・データ転送コントローラ、
３４・・・内部バス、５２・・・レジスタ群、６０・・
・ＣＰＵ、６１・・・セレクト回路、６２・・・デコー
ドムコントロール回路（ＤＥＣ＆ＣＮＴ）。

Claims (1)

【特許請求の範囲】
1. データ転送コントローラを有すると共に、第１アドレス
   バス、第１データバスおよび第１リード／ライトライン
   を含む内部バスを有するＣＰＵ、および主記憶装置が、
   第２アドレスバス、第２データバスおよび第２リード／
   ライトラインを含む外部バスにより接続されている情報
   処理システムにおいて、上記外部バスに接続され、上記
   主記憶装置との間のデータ転送に際し、上記第２アドレ
   スバス、第２データバスおよび第２リード／ライトライ
   ンに、上記データ転送コントローラへの情報を出力する
   入出力機器と、上記第１アドレスバス、第１データバス
   および第１リード／ライトライン、または上記第２アド
   レスバス、第２データバスおよび第２リード／ライトラ
   インのいずれか一方を上記データ転送コントローラに切
   換え接続する切換え回路と、この切換え回路を上記第２
   アドレスバスおよび第２リード／ライトラインの情報に
   応じて制御する制御手段とを具備し、上記データ転送コ
   ントローラは、データ転送制御用レジスタ群を有し、上
   記切換え回路からデータ、アドレス、およびライト信号
   が入力される毎に、同ライト信号に応じ、上記レジスタ
   群のうち上記アドレスの示すレジスタに上記データをセ
   ットし、起動時に上記レジスタ群の内容に従ってデータ
   転送制御を行なうように構成されていることを特徴とす
   るデータ転送制御方式。