JPH02307231A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、リセス構造を有する半導体装置の製造方法
に関するものである。

〔従来の技術〕

第２図（ａ）〜（ｇ）は従来の半導体装置の製造方法を
示す図であり、多段リセス構造を有する半導体装置につ
いて、その製造工程順に示す断面図である。これらの図
において、１はガリウム砒素等からなる基板、２はこの
基板１上に形成された半導体活性層、３，４はこの半導
体活性層２上に順次積層されたＳｉＮ膜等のスペーサ層
およびレジスト層、５はこのレジスト層４に形成された
開口部、６は前記半導体活性層２に形成されたりセス領
域、７はこのリセス領域６のうちの段部、８はゲート電
極であり、８′はゲート電極金属である。

次に第２図（ａ）〜（ｇ）により多段リセス構造を有す
る半導体装置の製造方法を説明する。

まず、第２図（ａ）に示すように、基板１上に形成され
た半導体活性層２上にスペーサ層３．レジスト層４を積
層し、写真製版技術により開口部５を形成する。次いで
第２図（ｂ）において、ＲＩＥ等のドライエツチングに
よりスペーサ層３を選択的にエツチング除去する。次に
第２図（Ｃ）に示すように、半導体活性層２にリセス領
域６を形成した後、第２図（ｄ）において、スペーサ層
３のみ選択的にサイドエツチングを行う。次いで第２図
（ｅ）において、サイドエツチングされたスペーサ層３
をマスクとして半導体活性層２をエツチングし、多段（
この実施例では２段）リセス領域６を拡大するとともに
、段部７の形成を行う。なお、段部７の上側を上部リセ
ス領域、下側を下部リセス領域と称する。次に第２図（
ｆ）において、全面にゲート電極金属８′を蒸着法等に
より積層する。次いでリフトオフ法によりレジスト層４
上のゲート電極金属８′を除去し、リセス領域６内にゲ
ート電極８が形成される。なお、図示していないが、ソ
ースおよびドレイン電極が形成されており、ケート電極
８とともにトランジスタを形成している。

（発明が解決しようとする課題） 従来の多段リセス構造を有する半導体装置は以上のよう
に形成されているが、スペーサ層３をサイドエツチング
する際、ウェットエツチングで行なうため、エツチング
量の制御が困難であり、この後工程で形成されるリセス
形状が均一にできないという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、リセス形状が均一に形成でき、同時にＴ型
ゲートが形成できる半導体装置の。

製造方法を得ることを目的とする。

（課題を解決するための手段〕 この発明に係る半導体装置の製造方法は、サイトエツチ
ング工程を無くすため、上部リセス形成に必要なスペー
サ層のエツチングを先に行ない、上部リセス領域を形成
した後、新たなスペーサ層を設け、下部リセス領域の形
成を行うようにし、また、下部リセス形成後に開口部の
幅を広げる工程を有するものである。

（イ乍用〕 この発明の半導体装置の製造方法においては、上部リセ
ス形成に必要なスペーサ層のエツチングを先に行うため
、サイドエツチング工程が無くなり、エツチング量は開
口部の幅により制御される。このため、リセス形状を均
一に形成することが可能となり、素子性能の均一化にも
つながる。

また、リセス領域形成後に開口部を広げる工程を設ける
ことにより、ゲート電極の形状は半導体活性層と接触す
る部分は細い長さを保ち、上部において大きくなる。い
わゆるＴ型ゲート電極となるため、ゲート長は細いまま
ゲート抵抗を下げることができる。

〔実施例〕

以下、この発明の一実施例を第１図について説明する。

第１図（ａ）〜（ｈ）は、この発明の一実施例を示す多
段リセス構造を有する半導体装置の製造工程断面図であ
り、図において、１〜８は第２図の場合と同じものであ
るが、ここでは３を第１のスペーサ層、４を第１のレジ
スト層、５を第１の開口部という。９は前記第１のレジ
スト層４の除去後に積層された第２のスペーサ層、１０
はこの第２のスペーサ層９上に積層された第２のレジス
ト層、１１はこの第２のレジスト層１０に形成された第
２の開口部である。

まず、第１図（ａ）において、第１のレジスト層４に第
１の開口部５を形成する。この時、第１の開口部５の幅
は上部リセス領域を形成するのに必要な幅に開口される
。このため、従来例のような第１のスペーサ層３のサイ
ドエッチを行なう工程は無くなり、リセス形状の均一化
に結びつく。

次いで、第１図（ｂ）に示すように、第１の開口部５の
形成により露出している第１のスペーサ層３を選択的に
エツチング除去する。次いで第１図（Ｃ）において、第
１図の第１のスペーサ層３をマスクとして半導体活性層
２をエツチングし、上部リセス領域を形成した後、第１
のレジスト層４を除去する。次に第１図（ｄ）において
、第２のスペーサ層９を形成した後、第１図（ｅ）に示
すように、第２のレジスト層１ｏを積層する。その後、
第２の開口部１１を写真製版技術により形成し、第２の
スペーサ層９の選択エツチングを行う。この時、第２の
開口部１１は、ゲート長（Ｌｇ）に相当する幅を持ち、
多段リセス形成を行えるよう、上部リセス領域内に収ま
るように形成される。第１図（ｅ）において、第２のス
ペーサ層９をマスクとし、半導体活性層２をエツチング
し、段部７を形成するとともに、多段のリセス領域６を
完成させる。この後、第１図（ｆ）に示すように、第２
のレジストＮ１０をエツチングし、第２の開口部１１を
広げる。この時のエツチングとしては、ＲＩＥやＲＩ　
ＢＥ等トドライエツチング良い。次いで第１図（ｇ）に
示すように、ゲート電極金属８′を全面に蒸着し、リフ
トオフ法により第２のレジスト層１０上の不要のゲート
電極金属８′を除去することにより、第１図（ｈ）に示
すように、ゲート電極８が完成する。

このゲート電極８は、断面形状が下部は細いゲート長（
Ｌｇ）を持ち、上部が大きくなるため、いわゆるＴ型ゲ
ート構造となり、ゲート抵抗の低減が図れる。

〔発明の効果〕

以上説明したように、この発明は上部リセス領域、下部
リセス領域形成に用いるスペーサ層を別々に設けて多段
のリセス領域を形成するので、制御性に難のあるスペー
サ層のサイドエッチ工程を無くすことができ、各々のリ
セス領域形成の制御性が向上し、リセス形状の均一化が
図れる。

また、リセス領域形成後に開口部を広げることにより、
Ｔ型ゲート構造が容易に得られゲート抵抗の低減が図れ
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第２図は従来の半導体装置の製造
方法を示す工程断面図である。 図において、１は半導体基板、２は半導体活性層、３は
第１のスペーサ層、４は第１のレジスト層、５は第１の
開口部、６は多段リセス領域、７は段部、８はゲート電
極、９は第２のスペーサ層、１０は第２のレジスト層、
１１は第２の開口部である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　　（外２名）第１　図そ
の１ 第１　図その２ ］コ １１　第２の開口部 手続補正書（自発）

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成された半導体活性層上に第１のスペ
   ーサ層と第１のレジストを順次積層し、前記第１のスペ
   ーサ層に第１の開口部を設ける工程、前記第１のスペー
   サ層を前記第１のレジスト層をマスクにして、選択的に
   エッチング除去する工程、前記半導体活性層を開口され
   た第１のスペーサ層をマスクにしてエッチングし、上部
   リセス領域を形成する工程、前記第１のレジスト層を除
   去し、第２のスペーサ層および第２のレジスト層を積層
   する工程、前記第２のレジスト層に第２の開口部を設け
   、前記第２のレジスト層をマスクにして前記第２のスペ
   ーサ層を選択的にエッチング除去する工程、前記半導体
   活性層を開口された第２のスペーサ層をマスクにしてエ
   ッチングし、下部リセス領域を形成する工程、前記第２
   の開口部をドライエッチング法により広げる工程、全面
   にゲート電極金属を蒸着する工程、前記第２のレジスト
   層上の不要なゲート電極金属をリフトオフ法により除去
   することによりＴ型のゲート電極を形成する工程からな
   ることを特徴とする半導体装置の製造方法。