JPS61202252A - デ−タ処理回路 - Google Patents
デ−タ処理回路Info
- Publication number
- JPS61202252A JPS61202252A JP60044164A JP4416485A JPS61202252A JP S61202252 A JPS61202252 A JP S61202252A JP 60044164 A JP60044164 A JP 60044164A JP 4416485 A JP4416485 A JP 4416485A JP S61202252 A JPS61202252 A JP S61202252A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- address
- line
- bit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理回路に関し、特に半導体メモリに用
いて最適なものである。
いて最適なものである。
本発明は、アドレス入力に応答して入力データをゲート
回路で処理する場合に、データ分配回路を設けて、その
入力データ線と出力データ線との対応関係をモード信号
によるモード切換で変更できるようにし、且つ個々の対
応関係をアドレス信号で表現し、これによってゲート回
路が例えば４ビツトパラレルデータを扱う場合に、ゲー
ト回路自体を変更せずに、例えば並列４ビツト、並列２
ビツト、１ビツト等のフォマットの異なるデータを扱い
得るようにしたものである。
回路で処理する場合に、データ分配回路を設けて、その
入力データ線と出力データ線との対応関係をモード信号
によるモード切換で変更できるようにし、且つ個々の対
応関係をアドレス信号で表現し、これによってゲート回
路が例えば４ビツトパラレルデータを扱う場合に、ゲー
ト回路自体を変更せずに、例えば並列４ビツト、並列２
ビツト、１ビツト等のフォマットの異なるデータを扱い
得るようにしたものである。
従来、同一の容量の半導体メモリ、例えば６４にビット
のものでは、使用目的に応じた数種類のＩＣ，例えば６
４ＫＸ１ビツト、３２ＫＸ２ビツト、１６ＫＸ４ビツト
が用意されていて、容量、アクセス速度、使用する情報
の種類により、これらを選択していた。
のものでは、使用目的に応じた数種類のＩＣ，例えば６
４ＫＸ１ビツト、３２ＫＸ２ビツト、１６ＫＸ４ビツト
が用意されていて、容量、アクセス速度、使用する情報
の種類により、これらを選択していた。
第２図は従来の４にビット半導体メモリ （ダイナミッ
クＲＡＭ又はスタティックＲＡＭ）の回路図で、２に×
２ビットのタイプである。メモリセル１は６４０つ、６
４コラムで構成され、コラム選択部２ （アドレス人力
ＡＯ〜Ａ３）及びロウ選択部３ （アドレス人力Ａ４〜
Ａｌ０）によってメモリセル１のアドレスが設定される
。２ビット並列の入力データＩＩ＋Ｉ！は、データ線８
ａ、８ｂ、バッファ４ａ、４ｂからコラム１１０回路５
を通じてメモリセル１に書込まれる。メモリ出力０３，
０□はメモリセル１からコラム１１０回路５、バッファ
６ａ、データ線８ａ、８ｂを介して導出される。
クＲＡＭ又はスタティックＲＡＭ）の回路図で、２に×
２ビットのタイプである。メモリセル１は６４０つ、６
４コラムで構成され、コラム選択部２ （アドレス人力
ＡＯ〜Ａ３）及びロウ選択部３ （アドレス人力Ａ４〜
Ａｌ０）によってメモリセル１のアドレスが設定される
。２ビット並列の入力データＩＩ＋Ｉ！は、データ線８
ａ、８ｂ、バッファ４ａ、４ｂからコラム１１０回路５
を通じてメモリセル１に書込まれる。メモリ出力０３，
０□はメモリセル１からコラム１１０回路５、バッファ
６ａ、データ線８ａ、８ｂを介して導出される。
第２図のメモリ回路は２に×２ビットでしか使用できな
い。従ってこのようなメモリが組込まれる同−装置内で
、動作モードによってデータ構成が例えば２ビツトパラ
レルから１ビツトシリアルに変更されるような場合、４
に×１ビットのメモリＩＣも必要とする。つまりデータ
の種類に対応した複数のＩＣを用意しなければならず、
無駄が生じていた。
い。従ってこのようなメモリが組込まれる同−装置内で
、動作モードによってデータ構成が例えば２ビツトパラ
レルから１ビツトシリアルに変更されるような場合、４
に×１ビットのメモリＩＣも必要とする。つまりデータ
の種類に対応した複数のＩＣを用意しなければならず、
無駄が生じていた。
本発明は上述の問題にかんがみ、１つのＩＣで複数のデ
ータフォーマットに対応し得るようにし、従って無駄を
省くことができ、またＩＣを標準化して量産に適したも
のとし、製造コストを低減することができるようにする
ことを目的とする。
ータフォーマットに対応し得るようにし、従って無駄を
省くことができ、またＩＣを標準化して量産に適したも
のとし、製造コストを低減することができるようにする
ことを目的とする。
本発明のデー久処理回路は、第１図に示すように、アド
レス入力ＡＯ−ＡＩＯに応答して入力データを処理する
メモリセル１のようなゲート回路と、入力データを上記
ゲート回路に伝えるデータ分配回路１０とを備えている
。
レス入力ＡＯ−ＡＩＯに応答して入力データを処理する
メモリセル１のようなゲート回路と、入力データを上記
ゲート回路に伝えるデータ分配回路１０とを備えている
。
上記データ分配回路ｌＯは、複数の入力データ線３ａ、
３ｂ、出力データ線９ａ、９ｂ、アドレス線（実施例で
は８ｂ共用）、モード選択線１１を夫々備えている。
３ｂ、出力データ線９ａ、９ｂ、アドレス線（実施例で
は８ｂ共用）、モード選択線１１を夫々備えている。
上記モード選択線に与えるモード信号ＭＯＤＥでもって
上記人力データ線及び出力データ線の対応関係が２＝２
から２：１ （又は１：２）のように変更される。また
、個々の対応関係（分配側）を上記アドレス線に与える
アドレス信号Ａｌｌでもって表現するようにしている。
上記人力データ線及び出力データ線の対応関係が２＝２
から２：１ （又は１：２）のように変更される。また
、個々の対応関係（分配側）を上記アドレス線に与える
アドレス信号Ａｌｌでもって表現するようにしている。
ゲート回路（メモリセル１）の構成を変更せずに、デー
タ分配回路１０の入出力の対応を変更して異なるフォー
マットのデータに対応させることが可能となる。
タ分配回路１０の入出力の対応を変更して異なるフォー
マットのデータに対応させることが可能となる。
第１図は本発明を適用したメモリ回路の実施例を示し、
第２図と同一部分には同一符号が付されている。メモリ
セル１、コラム選択部２、ロウ選択部３、バッファ４ａ
、４ｂ、コラム１１０回路５、バッファ６ａ、６ｂは第
２図と同じ構成である。データの入出力部にデータ分配
回路１０が付加されている。このデータ分配回路１０は
、新たに追加されたモード選択線１１に与えられるモー
ド信号ＭＯＤＥによって動作態様が制御される。
第２図と同一部分には同一符号が付されている。メモリ
セル１、コラム選択部２、ロウ選択部３、バッファ４ａ
、４ｂ、コラム１１０回路５、バッファ６ａ、６ｂは第
２図と同じ構成である。データの入出力部にデータ分配
回路１０が付加されている。このデータ分配回路１０は
、新たに追加されたモード選択線１１に与えられるモー
ド信号ＭＯＤＥによって動作態様が制御される。
この第１図の例ではモード信号は１ビツトであり、それ
が“０”のときには、データ分配回路１０は、書込み時
にデータ線３ａ、８ｂに与えられる２ビツトパラレルの
ディジタルデータをそのままデータ線９ａ、９ｂを経て
コラム１１０回路５に導出し、また読出し時に２ピツ
トパラレルのデータをコラム１１０回路５からデータ線
８ａ、８ｂを通じて外部に導出する。
が“０”のときには、データ分配回路１０は、書込み時
にデータ線３ａ、８ｂに与えられる２ビツトパラレルの
ディジタルデータをそのままデータ線９ａ、９ｂを経て
コラム１１０回路５に導出し、また読出し時に２ピツ
トパラレルのデータをコラム１１０回路５からデータ線
８ａ、８ｂを通じて外部に導出する。
モード信号が“１”のときには、データ分配回路１０は
、データ線８ａに与えられる１ビツトシリアルのデータ
を２ビツトパラレルに分配して、コラム１１０回路５に
導入し、また読出し時に２ビツトパラレルのデータをコ
ラム１１０回路５から受けて、１ビツトシリアルに変換
してからデータ線８ａに導出する。
、データ線８ａに与えられる１ビツトシリアルのデータ
を２ビツトパラレルに分配して、コラム１１０回路５に
導入し、また読出し時に２ビツトパラレルのデータをコ
ラム１１０回路５から受けて、１ビツトシリアルに変換
してからデータ線８ａに導出する。
即ち、データ分配回路１０の作用により、第１図のメモ
リ回路は、２に×２ビットとしても、２に×１ビットと
しても使用することが可能となる。
リ回路は、２に×２ビットとしても、２に×１ビットと
しても使用することが可能となる。
データ分配回路１０は、２つのスイッチＳＷＩ。
ＳＷ２を備え、人力データ線８ａ、８ｂと出力データ線
９ａ、９ｂとの数は対応している。これらのスイッチＳ
ＷＩ、ＳＷ２は上述のモード信号Ｍ○ＤＥによって制御
される。制御態様は下表のとおりである。
９ａ、９ｂとの数は対応している。これらのスイッチＳ
ＷＩ、ＳＷ２は上述のモード信号Ｍ○ＤＥによって制御
される。制御態様は下表のとおりである。
即ち、モード信号が“０”のとき、スイッチＳＷ１はａ
接点、スイッチＳＷ２はｂ接点に夫々接続され、第２図
の従来回路と同一の回路構成となり、２ビツトパラレル
データの書込み／読出しができる。
接点、スイッチＳＷ２はｂ接点に夫々接続され、第２図
の従来回路と同一の回路構成となり、２ビツトパラレル
データの書込み／読出しができる。
モード信号が１”のとき、スイッチＳＷ２はａ接点に接
続される。この状態で、スイッチＳＷ２のａ接点出力は
スイッチＳＷＩの制御信号となり、２つのデータ線の一
方（この場合は８ｂ）に制御信号を与えてスイッチＳＷ
Ｉをマルチプレクサとして働らかせることができる。こ
の制御信号は、メモリセル１のコラムアドレスＡＯ〜Ａ
３及びロウアドレスＡ４〜ＡＩＯの他に生成された第３
のアドレスＡ１１（１ビツト）で、メモリセル１を二分
した夫々の領域アドレスを表現している。
続される。この状態で、スイッチＳＷ２のａ接点出力は
スイッチＳＷＩの制御信号となり、２つのデータ線の一
方（この場合は８ｂ）に制御信号を与えてスイッチＳＷ
Ｉをマルチプレクサとして働らかせることができる。こ
の制御信号は、メモリセル１のコラムアドレスＡＯ〜Ａ
３及びロウアドレスＡ４〜ＡＩＯの他に生成された第３
のアドレスＡ１１（１ビツト）で、メモリセル１を二分
した夫々の領域アドレスを表現している。
つまり入力データ′ｆａ８ａ、８ｂと出力データ＆１９
ａ、９ｂとの対応関係（分配剤）をアドレスＡ１１で決
定している。アドレスＡｌｌはアドレスＡＩＯの上位桁
であってよい。
ａ、９ｂとの対応関係（分配剤）をアドレスＡ１１で決
定している。アドレスＡｌｌはアドレスＡＩＯの上位桁
であってよい。
例えばアドレスＡｌｌが“０″のとき、スイッチＳＷＩ
はａ接点に接続され、データ線８ａに与えられる１ビツ
トのシリアルデータがスイッチＳＷｌのａ接点からバッ
ファ４ａ、コラム１１０回路５を経てメモリセル１の片
半分（１ビツトデータに用意された一方の領域）に記憶
される。またアドレスＡｌｌが１″のとき、スイッチＳ
ＷＩはｂ接点に接続され、１ビツトのシリアルデータが
スイッチＳＷ１のｂ接点からバッファ４ｂ、コラム１１
０回路５を経てメモリセルｌの他の半分（他方の１ビツ
トデータに用意された他方の領域）に記憶される。
はａ接点に接続され、データ線８ａに与えられる１ビツ
トのシリアルデータがスイッチＳＷｌのａ接点からバッ
ファ４ａ、コラム１１０回路５を経てメモリセル１の片
半分（１ビツトデータに用意された一方の領域）に記憶
される。またアドレスＡｌｌが１″のとき、スイッチＳ
ＷＩはｂ接点に接続され、１ビツトのシリアルデータが
スイッチＳＷ１のｂ接点からバッファ４ｂ、コラム１１
０回路５を経てメモリセルｌの他の半分（他方の１ビツ
トデータに用意された他方の領域）に記憶される。
読出し時には、メモリセル１からコラム１１０回路５、
バッファ５ａ、６ｂを通って導出された２ビツトデータ
は、読出しアドレスＡｌｌに従ってスイッチＳＷＩで正
しく選択され、１ビツトシリアルデータに整列されてデ
ータ線８ａから導出される。
バッファ５ａ、６ｂを通って導出された２ビツトデータ
は、読出しアドレスＡｌｌに従ってスイッチＳＷＩで正
しく選択され、１ビツトシリアルデータに整列されてデ
ータ線８ａから導出される。
以上本発明を最も簡単な実施例に基いて説明したが、本
発明の技術思想に基いて拡張した応用が可能である。即
ち、例えば１６ＫＸ４ビツトのような４ビツトパラレル
の基本メモリセルを２ピント（３２Ｋｘ２）としても、
或いは１ビツト（６４ＫＸ １）としても使用できるよ
うに構成することもできる。この場合、モード信号ＭＯ
ＤＥとしては３種（２ビツト）必要とする。データ分配
回路１０としては第１図と同様なものをもう一組必要と
する。
発明の技術思想に基いて拡張した応用が可能である。即
ち、例えば１６ＫＸ４ビツトのような４ビツトパラレル
の基本メモリセルを２ピント（３２Ｋｘ２）としても、
或いは１ビツト（６４ＫＸ １）としても使用できるよ
うに構成することもできる。この場合、モード信号ＭＯ
ＤＥとしては３種（２ビツト）必要とする。データ分配
回路１０としては第１図と同様なものをもう一組必要と
する。
更に上述の第１図の実施例では、モード“１”のときに
必要となるアドレスＡｌｌの入力として、２ビツトの一
方のデータ線８ｂを共用しているが、Ａｌｌ用のアドレ
ス線をデータ線とは別に予め用意して置いてもよい。ま
た実施例はメモリ回路で説明したが、アドレッシング操
作を必要とする回路（一般概念としてゲートアレイのよ
うなゲート回路）にも本発明を適用することができる。
必要となるアドレスＡｌｌの入力として、２ビツトの一
方のデータ線８ｂを共用しているが、Ａｌｌ用のアドレ
ス線をデータ線とは別に予め用意して置いてもよい。ま
た実施例はメモリ回路で説明したが、アドレッシング操
作を必要とする回路（一般概念としてゲートアレイのよ
うなゲート回路）にも本発明を適用することができる。
本発明は上述の如く、データ分配回路を設けて、ゲート
回路に連らなるデータ線の本数を入力データフォーマッ
トと整合させるようにしたから、ゲート回路の要部を変
更することなく、種々のフォーマットのデータを共通に
扱うことができる。従って同−ＩＣで様々な用途に用い
ることができる上、同一装置内で様々なモード変更に対
応させることができる。このため回路規模を小さくし、
また構成を簡単にすることができる。
回路に連らなるデータ線の本数を入力データフォーマッ
トと整合させるようにしたから、ゲート回路の要部を変
更することなく、種々のフォーマットのデータを共通に
扱うことができる。従って同−ＩＣで様々な用途に用い
ることができる上、同一装置内で様々なモード変更に対
応させることができる。このため回路規模を小さくし、
また構成を簡単にすることができる。
第１図は本発明の実施例を示すメモリ回路のブロック図
、第２図は従来のメモリ回路のブロック図である。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−・・・−メモリセル
２−・・−・−・−・−−−−−−コラム選択部３−・
−・−−−−−−−−ｍ−−・ロウ選択部５−−−−−
−−−−−−−−−・・−コラムＩ１０回路８ａ 、
８ｂ−・−−−ｍ−−・〜・入力データ線９ａ、９ｂ−
・−・−出力データ線 １０−−−−−−−−・−・−・−・−データ分配回路
１１・−−−−−ｍ−・−−ｍ−−−・−モード選択線
である。
、第２図は従来のメモリ回路のブロック図である。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−・・・−メモリセル
２−・・−・−・−・−−−−−−コラム選択部３−・
−・−−−−−−−−ｍ−−・ロウ選択部５−−−−−
−−−−−−−−−・・−コラムＩ１０回路８ａ 、
８ｂ−・−−−ｍ−−・〜・入力データ線９ａ、９ｂ−
・−・−出力データ線 １０−−−−−−−−・−・−・−・−データ分配回路
１１・−−−−−ｍ−・−−ｍ−−−・−モード選択線
である。
Claims (1)
- 【特許請求の範囲】 アドレス入力に応答して入力データを処理するゲート
回路と、入力データを上記ゲート回路に伝えるデータ分
配回路とを備え、 上記データ分配回路は、複数の入力データ線、出力デー
タ線、モード選択線、アドレス線を夫々備え、 上記モード選択線に与えるモード信号でもって上記入力
データ線及び出力データ線の対応関係を変更すると共に
、個々の対応関係を上記アドレス線に与えるアドレス信
号でもって表現するようにしたデータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044164A JPS61202252A (ja) | 1985-03-06 | 1985-03-06 | デ−タ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044164A JPS61202252A (ja) | 1985-03-06 | 1985-03-06 | デ−タ処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61202252A true JPS61202252A (ja) | 1986-09-08 |
Family
ID=12683950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044164A Pending JPS61202252A (ja) | 1985-03-06 | 1985-03-06 | デ−タ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202252A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850693A (ja) * | 1981-09-18 | 1983-03-25 | Omron Tateisi Electronics Co | メモリシステムのメモリアクセス方法 |
-
1985
- 1985-03-06 JP JP60044164A patent/JPS61202252A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850693A (ja) * | 1981-09-18 | 1983-03-25 | Omron Tateisi Electronics Co | メモリシステムのメモリアクセス方法 |
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