JPH02309662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02309662A JPH02309662A JP1130194A JP13019489A JPH02309662A JP H02309662 A JPH02309662 A JP H02309662A JP 1130194 A JP1130194 A JP 1130194A JP 13019489 A JP13019489 A JP 13019489A JP H02309662 A JPH02309662 A JP H02309662A
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- Japan
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- polycrystalline silicon
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- silicon film
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に係り、詳しくは、Ｂ
ｉＣＭＯ３型半導体集積回路などにおいて半導体基板に
Ｐ型埋込層とＮ型埋込層を形成する方法に関する。
ｉＣＭＯ３型半導体集積回路などにおいて半導体基板に
Ｐ型埋込層とＮ型埋込層を形成する方法に関する。
（従来の技術）
半導体基板にＰ型埋込層とＮ型埋込層を形成する従来の
方法として、従来のＢｉ ＣＭＯ３型半導体集積回路の
製造方法を第２図を参照して説明する。
方法として、従来のＢｉ ＣＭＯ３型半導体集積回路の
製造方法を第２図を参照して説明する。
第２図において、１はＰ型半導体基板であり、このＰ型
半導体基板１にＮ゛埋込層２とＰ゛埋込Ｎ３を形成する
。ここで、Ｎ０埋込層２はＮＰＮバイポーラトランジス
タ形成形成領襠部４ＰＮバイポーラトランジスタのコレ
クタシリーズ抵抗を下げるために、また、Ｐチャンネル
ＭＯ３）ランジスタ形成領域部５にＰチャンネルＭＯ５
）ランジスタが寄生バイポーラ動作を起こさないように
形成される。一方、ど埋込層３は、ＮＰＮバイポーラト
ランジスタの素子分離領域部６に、エピタキシャル層成
長後の上方からの分離拡散時間を短縮するために形成さ
れるとともに、ＮチャンネルＭＯＳトランジスタ形成領
域部７に、ＮチャンネルＭＯＳトランジスタが寄生バイ
ポーラ動作を起こさないように形成される。このような
Ｎ゛埋込層２とＰ９９埋込３は、熱酸化、ホトリソエツ
チング、熱拡散のサイクルを２回繰り返して製造されて
おり Ｎ ＋埋込層２は通常Ａ３やｓｂを用いて２０〜
１００ Ω１０に形成され、Ｐ゛埋込層３は通常Ｂ（ボ
ロン）を用いて５０〜３００Ω１０に形成される。
半導体基板１にＮ゛埋込層２とＰ゛埋込Ｎ３を形成する
。ここで、Ｎ０埋込層２はＮＰＮバイポーラトランジス
タ形成形成領襠部４ＰＮバイポーラトランジスタのコレ
クタシリーズ抵抗を下げるために、また、Ｐチャンネル
ＭＯ３）ランジスタ形成領域部５にＰチャンネルＭＯ５
）ランジスタが寄生バイポーラ動作を起こさないように
形成される。一方、ど埋込層３は、ＮＰＮバイポーラト
ランジスタの素子分離領域部６に、エピタキシャル層成
長後の上方からの分離拡散時間を短縮するために形成さ
れるとともに、ＮチャンネルＭＯＳトランジスタ形成領
域部７に、ＮチャンネルＭＯＳトランジスタが寄生バイ
ポーラ動作を起こさないように形成される。このような
Ｎ゛埋込層２とＰ９９埋込３は、熱酸化、ホトリソエツ
チング、熱拡散のサイクルを２回繰り返して製造されて
おり Ｎ ＋埋込層２は通常Ａ３やｓｂを用いて２０〜
１００ Ω１０に形成され、Ｐ゛埋込層３は通常Ｂ（ボ
ロン）を用いて５０〜３００Ω１０に形成される。
このようにしてＮ゛埋込層２とＰ゛埋込層３を形成した
前記基板ｌ上にＮ−エピタキシャル層８を成長させる。
前記基板ｌ上にＮ−エピタキシャル層８を成長させる。
この時、エピタキシャル層８はＮＰＮバイポーラトラン
ジスタの素子特性とＰチャンネルＭＯ３）ランジスタの
ゲートスレッシュホールド電圧を制御できるように濃度
および厚さが決められる。また、この時、Ｎ゛埋込層２
とＰ゛埋込層３はエピタキシャル層８内に上方拡散する
。
ジスタの素子特性とＰチャンネルＭＯ３）ランジスタの
ゲートスレッシュホールド電圧を制御できるように濃度
および厚さが決められる。また、この時、Ｎ゛埋込層２
とＰ゛埋込層３はエピタキシャル層８内に上方拡散する
。
しかる後、ＮチャンネルＭＯ３）ランジスタ形成領域部
７と素子分離領域部６のエピタキシャル層８に上方から
Ｐ型不純物を拡散してＰ−拡散領域９を形成する。この
Ｐ−拡散領域９はＰ°埋込層３に到達するように形成さ
れ、ＮＰＮバイポーラトランジスタの素子分離とＮチャ
ンネルＭＯＳトランジスタのスレッシュホールド電圧を
制御するために形成される。
７と素子分離領域部６のエピタキシャル層８に上方から
Ｐ型不純物を拡散してＰ−拡散領域９を形成する。この
Ｐ−拡散領域９はＰ°埋込層３に到達するように形成さ
れ、ＮＰＮバイポーラトランジスタの素子分離とＮチャ
ンネルＭＯＳトランジスタのスレッシュホールド電圧を
制御するために形成される。
しかる後、エピタキシャルＮ８上に厚い素子分離酸化膜
１０を選択的に形成した後、ＮＰＮバイポーラトランジ
スタ形成形成領襠部４ピタキシャル層領域８ａに、ＮＰ
Ｎバイポーラトランジスタのアクティブベースとしての
Ｐ拡散層１１を形成する。その後、ＰチャンネルＭＯ３
！−ランジスタ形成領域部５のエピタキシャル層領域８
ｂ上およびＮチャンネルＭＯＳトランジスタ形成領域部
７のＰ−拡散領域９上にＭＯＳトランジスタのゲート酸
化膜１２とゲート電極１３を形成する＊）Ｎいて、Ｐチ
ャンネルＭＯ３）ランジスタ形成領域部５のエピタキシ
ャル層領域８ｂとアクティブベースとしてのＰ拡散層１
１内に、ＰチャンネルＭＯＳトランジスタのソース・ド
レインおよびＮＰＮバイポーラトランジスタのインアク
ティブベース（オーミックコンタクトをとるために必要
）としてのＰ°拡散層１４を形成する。さらに、Ｎチャ
ンネルＭＯ３）ランジスタ形成領域部７のＰ−拡散領域
９とアクティブベースとしてのＰ拡散層ｌｌ内ならびに
このアクティブベースが形成されたエピタキシャル層領
域８ａ内に、ＮチャンネルＭＯＳトランジスタのソース
・ドレインおよびＮＰＮバイポーラトランジスタのエミ
ッタならびにコレクタ取出し部としてのＮ゛拡散層１５
を形成する０以上でＢｉ ＣＭＯ３型半導体集積回路
が完成する。
１０を選択的に形成した後、ＮＰＮバイポーラトランジ
スタ形成形成領襠部４ピタキシャル層領域８ａに、ＮＰ
Ｎバイポーラトランジスタのアクティブベースとしての
Ｐ拡散層１１を形成する。その後、ＰチャンネルＭＯ３
！−ランジスタ形成領域部５のエピタキシャル層領域８
ｂ上およびＮチャンネルＭＯＳトランジスタ形成領域部
７のＰ−拡散領域９上にＭＯＳトランジスタのゲート酸
化膜１２とゲート電極１３を形成する＊）Ｎいて、Ｐチ
ャンネルＭＯ３）ランジスタ形成領域部５のエピタキシ
ャル層領域８ｂとアクティブベースとしてのＰ拡散層１
１内に、ＰチャンネルＭＯＳトランジスタのソース・ド
レインおよびＮＰＮバイポーラトランジスタのインアク
ティブベース（オーミックコンタクトをとるために必要
）としてのＰ°拡散層１４を形成する。さらに、Ｎチャ
ンネルＭＯ３）ランジスタ形成領域部７のＰ−拡散領域
９とアクティブベースとしてのＰ拡散層ｌｌ内ならびに
このアクティブベースが形成されたエピタキシャル層領
域８ａ内に、ＮチャンネルＭＯＳトランジスタのソース
・ドレインおよびＮＰＮバイポーラトランジスタのエミ
ッタならびにコレクタ取出し部としてのＮ゛拡散層１５
を形成する０以上でＢｉ ＣＭＯ３型半導体集積回路
が完成する。
（発明が解決しようとする課題）
しかるに、上記のような従来の製造方法では、Ｎ３埋込
層２とＰ゛埋込Ｎ３が別々のホトリソ工程を経て形成さ
れるため、両埋込層２，３間には耐圧を得るのに必要な
間隔に加えて１〜２μ程度の合わせ余裕が必要であり、
素子の縮小化を妨げていた。
層２とＰ゛埋込Ｎ３が別々のホトリソ工程を経て形成さ
れるため、両埋込層２，３間には耐圧を得るのに必要な
間隔に加えて１〜２μ程度の合わせ余裕が必要であり、
素子の縮小化を妨げていた。
また、より改良された方法として、日経マイクロデバイ
ス１９８６年１１月号Ｐ７５に記載されているように、
まずＰ°埋込層を形成する部分をＳｉ、Ｎ４膜で覆って
おき、この５ｉｓＮｎ膜をマスクとしてＮ゛埋込層形成
用のｓｂをイオン打込みし、次に酸化性雰囲気でドライ
ブインを行うと同時に、ｓｂを打込んだ領域に厚い酸化
膜を形成した後、Ｓｉ、Ｎ４膜を剥離し、Ｐ゛埋込層形
成用のＢ゛を打込み、ドライブインする方法があった。
ス１９８６年１１月号Ｐ７５に記載されているように、
まずＰ°埋込層を形成する部分をＳｉ、Ｎ４膜で覆って
おき、この５ｉｓＮｎ膜をマスクとしてＮ゛埋込層形成
用のｓｂをイオン打込みし、次に酸化性雰囲気でドライ
ブインを行うと同時に、ｓｂを打込んだ領域に厚い酸化
膜を形成した後、Ｓｉ、Ｎ４膜を剥離し、Ｐ゛埋込層形
成用のＢ゛を打込み、ドライブインする方法があった。
この方法によれば、Ｎ″埋込層とＰ°埋込層がセルファ
ラインで形成されるため、合わせ余裕は不要となる。
ラインで形成されるため、合わせ余裕は不要となる。
しかるに、この方法では、Ｎ゛埋込層とＰ゛埋込層が近
接することになるので、素子のアイソレージ９ン耐圧が
低いものにしか適用できないという問題点があった。
接することになるので、素子のアイソレージ９ン耐圧が
低いものにしか適用できないという問題点があった。
この発明は上記の点に鑑みなされたもので、Ｎ型埋込層
とＰ型埋込層間の合わせ余裕を不要にし、しかも両埋込
層を離してアイソレージ９ン耐圧も高くし得る半導体装
置の製造方法を提供することを目的とする。
とＰ型埋込層間の合わせ余裕を不要にし、しかも両埋込
層を離してアイソレージ９ン耐圧も高くし得る半導体装
置の製造方法を提供することを目的とする。
（課題を解決するための手段）
この発明では、半導体基板の表面に多結晶シリコン膜を
形成し、Ｐ型埋込層形成部分およびＮ型埋込層形成部分
の前記多結晶シリコン膜に選択的にＰ型不純物を導入し
、このＰ型不純物の導入の有無によるエツチング速度差
を利用して前記多結晶シリコン膜をＰ型埋込層形成部分
およびＮ型埋込層形成部分にのみ残し、その残存多結晶
シリコン膜上および基板表面上の全面に酸化膜を形成し
た後、その酸化膜の一部に凹部を形成して前記Ｎ型埋込
層形成部分の多結晶シリコン膜の上面を露出させ、さら
にその多結晶シリコン膜を除去し、その後前記酸化膜の
凹部および多結晶シリコン膜の除去部を通して半導体基
板のＮ型埋込層形成部分にＮ型不純物をイオン注入した
後、熱処理することにより、基板のＮ型埋込層形成部分
である前記不純物イオン注入部分にＮ型埋込層を形成す
ると同時に、残存多結晶シリコン膜からのＰ型不純物の
拡散により基板のＰ型埋込層形成部分にＰ型埋込層を形
成する。
形成し、Ｐ型埋込層形成部分およびＮ型埋込層形成部分
の前記多結晶シリコン膜に選択的にＰ型不純物を導入し
、このＰ型不純物の導入の有無によるエツチング速度差
を利用して前記多結晶シリコン膜をＰ型埋込層形成部分
およびＮ型埋込層形成部分にのみ残し、その残存多結晶
シリコン膜上および基板表面上の全面に酸化膜を形成し
た後、その酸化膜の一部に凹部を形成して前記Ｎ型埋込
層形成部分の多結晶シリコン膜の上面を露出させ、さら
にその多結晶シリコン膜を除去し、その後前記酸化膜の
凹部および多結晶シリコン膜の除去部を通して半導体基
板のＮ型埋込層形成部分にＮ型不純物をイオン注入した
後、熱処理することにより、基板のＮ型埋込層形成部分
である前記不純物イオン注入部分にＮ型埋込層を形成す
ると同時に、残存多結晶シリコン膜からのＰ型不純物の
拡散により基板のＰ型埋込層形成部分にＰ型埋込層を形
成する。
（作 用）
上記方法においては、半導体基板表面の多結晶シリコン
膜にＰ型不純物を選択的に導入し、このＰ型不純物の導
入の有無によるエツチング速度差を利用して多結晶シリ
コン膜を基板上に選択的に残すことにより、Ｎ型埋込層
パターンとＰ型埋込層パターンが同時に決定される。し
たがって、両埋込眉間の合わせ余裕は不要となる。また
、多結晶シリコン膜を相互の距離を離して選択的に残す
ことにより、両埋込層間の距離を離すことができる。
膜にＰ型不純物を選択的に導入し、このＰ型不純物の導
入の有無によるエツチング速度差を利用して多結晶シリ
コン膜を基板上に選択的に残すことにより、Ｎ型埋込層
パターンとＰ型埋込層パターンが同時に決定される。し
たがって、両埋込眉間の合わせ余裕は不要となる。また
、多結晶シリコン膜を相互の距離を離して選択的に残す
ことにより、両埋込層間の距離を離すことができる。
（実施例）
以下この発明の一実施例を第１図（ａｌ〜（ｈｌの工程
断面図を用いて説明する。
断面図を用いて説明する。
まず第１図ｆａｔに示すように、Ｐ型半導体基板２１上
に公知のＣＶＤ法により厚さ６０００人〜７０００人程
度の多結晶シリコン膜２２を形成する。
に公知のＣＶＤ法により厚さ６０００人〜７０００人程
度の多結晶シリコン膜２２を形成する。
次に、第“１図（ｂｌに示すように多結晶シリコン膜２
２上に公知のホトリソ技術によりレジストパターン２３
を形成した後、このレジストパターン２３をマスクとし
て、Ｐ゛埋込層形成部分の多結晶シリコン膜（特に符号
２２ａを付す）とＮ゛埋込層形成部分の多結晶シリコン
膜（特に符号２２ｂを付す）に公知のイオン注入技術に
よりボロンをドーズ量８ Ｘ １０１０１ａ”〜５ Ｘ
１０”ｅｌｌ−”、 エネルギ−３０〜４０ＫｅＶ程
度で注入する。
２上に公知のホトリソ技術によりレジストパターン２３
を形成した後、このレジストパターン２３をマスクとし
て、Ｐ゛埋込層形成部分の多結晶シリコン膜（特に符号
２２ａを付す）とＮ゛埋込層形成部分の多結晶シリコン
膜（特に符号２２ｂを付す）に公知のイオン注入技術に
よりボロンをドーズ量８ Ｘ １０１０１ａ”〜５ Ｘ
１０”ｅｌｌ−”、 エネルギ−３０〜４０ＫｅＶ程
度で注入する。
次にレジストパターン２３を除去後、窒素などの不活性
ガス雰囲気中で８００℃〜８５０℃。
ガス雰囲気中で８００℃〜８５０℃。
５分〜１０分程度の熱処理を行い、前記ボロン（ｐ”型
不純物）を活性化させる。
不純物）を活性化させる。
次に、公知のＫＯＨ系の異方性エツチング液により、第
１図（ｃ）に示すように、ボロン（Ｐ”型不純物）をイ
オン注入していない部分の多結晶シリコン膜２２を４０
００〜５ｏｏｏ人選択的にエツチング除去する。この時
、このように選択的に多結晶シリコン膜をエツチングで
きるのは、文献「応用物理上１（１０）（１９８４）Ｐ
８８０〜８８１」に開示されるように、ＫＯＨ系の異方
性エツチングにおいては、エツチング速度に不純物濃度
依存性を有するためである。
１図（ｃ）に示すように、ボロン（Ｐ”型不純物）をイ
オン注入していない部分の多結晶シリコン膜２２を４０
００〜５ｏｏｏ人選択的にエツチング除去する。この時
、このように選択的に多結晶シリコン膜をエツチングで
きるのは、文献「応用物理上１（１０）（１９８４）Ｐ
８８０〜８８１」に開示されるように、ＫＯＨ系の異方
性エツチングにおいては、エツチング速度に不純物濃度
依存性を有するためである。
次に、公知の反応性イオンエツチングにより多結晶シリ
コンｗＡ２２を厚さ２０００人〜３０００人程度全面エ
ツチングする。このエツチングにより、第１図（ｄ）に
示すように、Ｐ゛埋込層形成部分およびに゛埋込層形成
部分以外の多結晶シリコン膜２２はすべて除去され、Ｐ
′埋埋込影形成部分よびＮ°埋込層形成部分の多結晶シ
リコン膜２２ａ、２２ｂのみが残る。また、この多結晶
シリコン膜２２ａ。
コンｗＡ２２を厚さ２０００人〜３０００人程度全面エ
ツチングする。このエツチングにより、第１図（ｄ）に
示すように、Ｐ゛埋込層形成部分およびに゛埋込層形成
部分以外の多結晶シリコン膜２２はすべて除去され、Ｐ
′埋埋込影形成部分よびＮ°埋込層形成部分の多結晶シ
リコン膜２２ａ、２２ｂのみが残る。また、この多結晶
シリコン膜２２ａ。
２２ｂも厚さ２０００人〜３０００人程度エツチングさ
れている。
れている。
次に、第１図ｔｅｌに示すように、半導体基板２１上お
よび多結晶シリコン膜２２ａ、２２ｂ上に公知のＣＶＤ
法により厚さ１２０００人〜１５０００人程度の酸化膜
２４を形成する。
よび多結晶シリコン膜２２ａ、２２ｂ上に公知のＣＶＤ
法により厚さ１２０００人〜１５０００人程度の酸化膜
２４を形成する。
その後、第１図（ｆ）に示すように酸化膜２４上に公知
のホトリソ法でレジストパターン２５を形成した後、こ
のレジストパターン２５をマスクとして酸化膜２４をエ
ツチングし凹部２６を形成することにより、Ｎ゛埋込層
形成部分の多結晶シリコン膜２２ｂの表面を露出させる
。
のホトリソ法でレジストパターン２５を形成した後、こ
のレジストパターン２５をマスクとして酸化膜２４をエ
ツチングし凹部２６を形成することにより、Ｎ゛埋込層
形成部分の多結晶シリコン膜２２ｂの表面を露出させる
。
続いて、レジストパターン２５および酸化膜２４をマス
クとして、反応性イオンエツチングにより、Ｎ゛埋込層
形成部分の露出多結晶シリコン膜２２ｂを第１図ｆｇｌ
に示すように除去する。そして、同図のように、レジス
トパターン２５および酸化膜２４をマスクとして、前記
多結晶シリコン膜２２ｂを除去した部分を通して、半導
体基板２１のＮ゛埋込層形成部分にアンチモン（Ｎ”型
不純物）をドーズ量１×１０ＩＳａａ−意〜３ Ｘ １
０ＩＳ３−”程度、エネルギ−４０〜６ＱＫｅＶ程度で
注入する。
クとして、反応性イオンエツチングにより、Ｎ゛埋込層
形成部分の露出多結晶シリコン膜２２ｂを第１図ｆｇｌ
に示すように除去する。そして、同図のように、レジス
トパターン２５および酸化膜２４をマスクとして、前記
多結晶シリコン膜２２ｂを除去した部分を通して、半導
体基板２１のＮ゛埋込層形成部分にアンチモン（Ｎ”型
不純物）をドーズ量１×１０ＩＳａａ−意〜３ Ｘ １
０ＩＳ３−”程度、エネルギ−４０〜６ＱＫｅＶ程度で
注入する。
その後、レジストパターン２５を除去した後、少量の酸
素を含むアルゴンなどの不活性ガス雰囲気中で、１１５
０℃〜１２００℃、１２０分〜１８０分程度の熱処理を
行う、この熱処理により、前記Ｎ゛型不純物（アンチモ
ン）が活性化され、第１図（ｈ）に示すように基板２１
のＮ゛埋込層形成部分にＮ゛埋込層２７が形成され、同
時に多結晶シリコン膜２２ａからボロン（Ｐ”型不純物
）が基板２１に拡散されて基板２１のＰ゛埋込層形成部
分にＰ°埋込層２８が形成される。なお、この時同時に
Ｎ゛埋込Ｎ２７の表面に酸化ｌｌ１２９が形成される。
素を含むアルゴンなどの不活性ガス雰囲気中で、１１５
０℃〜１２００℃、１２０分〜１８０分程度の熱処理を
行う、この熱処理により、前記Ｎ゛型不純物（アンチモ
ン）が活性化され、第１図（ｈ）に示すように基板２１
のＮ゛埋込層形成部分にＮ゛埋込層２７が形成され、同
時に多結晶シリコン膜２２ａからボロン（Ｐ”型不純物
）が基板２１に拡散されて基板２１のＰ゛埋込層形成部
分にＰ°埋込層２８が形成される。なお、この時同時に
Ｎ゛埋込Ｎ２７の表面に酸化ｌｌ１２９が形成される。
その後、酸化膜２４．２９と多結晶シリコン膜２２ａを
除去することにより、Ｐ００埋込２８とＮ０埋込層２７
を有する基板が完成し、ＢｉＣＭＯ３半導体集積回路を
製造する場合は、以後従来工程と同一工程を進めること
によりＢｉ ＣＭＯ３半導体集積回路が完成する。
除去することにより、Ｐ００埋込２８とＮ０埋込層２７
を有する基板が完成し、ＢｉＣＭＯ３半導体集積回路を
製造する場合は、以後従来工程と同一工程を進めること
によりＢｉ ＣＭＯ３半導体集積回路が完成する。
（発明の効果）
以上詳細に説明したように、この発明の製造方法によれ
ば、Ｐ型不純物の導入の有無によるエツチング速度差を
利用して多結晶シリコン膜を基板上に選択的に残すこと
により、Ｎ型埋込層パターンとＰ型埋込層パターンが同
時に決定されるようになるので、両埋込眉間の合わせ余
裕は不要となり、素子の縮小化が可能となる。また、選
択的に残す多結晶シリコン膜の相互の距離をアイソレー
ション耐圧に応じて決めることにより、両埋込層間の距
離をアイソレーション耐圧に合わせて離すことができる
ため、高いアイソレージラン耐圧を必要とする半導体装
置の製造方法にも適用が可能である。
ば、Ｐ型不純物の導入の有無によるエツチング速度差を
利用して多結晶シリコン膜を基板上に選択的に残すこと
により、Ｎ型埋込層パターンとＰ型埋込層パターンが同
時に決定されるようになるので、両埋込眉間の合わせ余
裕は不要となり、素子の縮小化が可能となる。また、選
択的に残す多結晶シリコン膜の相互の距離をアイソレー
ション耐圧に応じて決めることにより、両埋込層間の距
離をアイソレーション耐圧に合わせて離すことができる
ため、高いアイソレージラン耐圧を必要とする半導体装
置の製造方法にも適用が可能である。
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は従来のＢＩＣＭＯ３ＩＣ溝体
集積回路の製造方法を説明するための断面図である。 ２１ ・Ｐ型半導体基板、２２．２２ａ、２２ｂ・・・
多結晶シリコン膜、２４・・・酸化膜、２６・・・凹部
、２７・・・Ｎ゛埋込層、２８・・・Ｐ°埋込層。 ピ、に−３１−二ｊ ４≦、唸日月−大７ｅｇ１−工↑！ツゴ１−面□ソコ第
１図 木脅」月−大力Ｉ！使１の工程きキ匡Ｈロ第１図
示す工程断面図、第２図は従来のＢＩＣＭＯ３ＩＣ溝体
集積回路の製造方法を説明するための断面図である。 ２１ ・Ｐ型半導体基板、２２．２２ａ、２２ｂ・・・
多結晶シリコン膜、２４・・・酸化膜、２６・・・凹部
、２７・・・Ｎ゛埋込層、２８・・・Ｐ°埋込層。 ピ、に−３１−二ｊ ４≦、唸日月−大７ｅｇ１−工↑！ツゴ１−面□ソコ第
１図 木脅」月−大力Ｉ！使１の工程きキ匡Ｈロ第１図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板の表面に多結晶シリコン膜を形成する
工程と、 （ｂ）Ｐ型埋込層形成部分およびＮ型埋込層形成部分の
前記多結晶シリコン膜に選択的にＰ型不純物を導入する
工程と、 （ｃ）そのＰ型不純物の導入の有無によるエッチング速
度差を利用して前記多結晶シリコン膜をＰ型埋込層形成
部分およびＮ型埋込層形成部分にのみ残す工程と、 （ｄ）その残存多結晶シリコン膜上および基板表面上の
全面に酸化膜を形成する工程と、 （ｅ）その酸化膜の一部に凹部を形成して前記Ｎ型埋込
層形成部分の多結晶シリコン膜の上面を露出させ、さら
にその多結晶シリコン膜を除去する工程と、 （ｆ）その後、前記酸化膜の凹部および多結晶シリコン
膜の除去部を通して、半導体基板のＮ型埋込層形成部分
にＮ型不純物をイオン注入する工程と（ｇ）その後、熱
処理することにより、基板のＮ型埋込層形成部分である
前記不純物イオン注入部分にＮ型埋込層を形成すると同
時に、残存多結晶シリコン膜からのＰ型不純物の拡散に
より基板のＰ型埋込層形成部分にＰ型埋込層を形成する
工程とを具備してなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130194A JP2828264B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130194A JP2828264B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309662A true JPH02309662A (ja) | 1990-12-25 |
| JP2828264B2 JP2828264B2 (ja) | 1998-11-25 |
Family
ID=15028337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP1130194A Expired - Fee Related JP2828264B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体装置の製造方法 |
Country Status (1)
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| JP (1) | JP2828264B2 (ja) |
-
1989
- 1989-05-25 JP JP1130194A patent/JP2828264B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2828264B2 (ja) | 1998-11-25 |
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