JPH023145B2 - - Google Patents
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- Publication number
- JPH023145B2 JPH023145B2 JP56124296A JP12429681A JPH023145B2 JP H023145 B2 JPH023145 B2 JP H023145B2 JP 56124296 A JP56124296 A JP 56124296A JP 12429681 A JP12429681 A JP 12429681A JP H023145 B2 JPH023145 B2 JP H023145B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate
- flip
- terminal
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 11
- 238000007689 inspection Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はICの検査をする検査装置の同期合せ
装置に関するものであり、標準品と同期して被検
査品を動作させることにより、標準品の出力と被
検査品の出力が同一である場合に良品と判断する
ことができる検査装置において正しく同期を合せ
ることができる装置を提供しようとするものであ
る。
装置に関するものであり、標準品と同期して被検
査品を動作させることにより、標準品の出力と被
検査品の出力が同一である場合に良品と判断する
ことができる検査装置において正しく同期を合せ
ることができる装置を提供しようとするものであ
る。
標準品のICと被検査品のICとを比較してその
出力が同じであれば被検査品を良品と判断すると
云う検査手段があるが、この場合標準品のICと
被検査品のICの同期がとれていることが検査上
の条件になる。そこで本発明はこの同期をスイツ
チを押すことによつて簡単にとることができる検
査装置の同期合せ装置を提供しようとするもので
あり、以下本発明の一実施例について図面ととも
に説明する。
出力が同じであれば被検査品を良品と判断すると
云う検査手段があるが、この場合標準品のICと
被検査品のICの同期がとれていることが検査上
の条件になる。そこで本発明はこの同期をスイツ
チを押すことによつて簡単にとることができる検
査装置の同期合せ装置を提供しようとするもので
あり、以下本発明の一実施例について図面ととも
に説明する。
第１図に示すようにクロツク信号発生回路１の
出力はANDゲート２の両入力端子に、またAND
ゲート３の一方の出力端子にさらに２個のＤ型フ
リツプフロツプ４，５のCK端子に加えられる。
ANDゲート２の出力はICの標準品６のクロツク
入力端子に加えられ、標準品６の上記クロツクに
関連した出力は排他的NORゲート７の一方の入
力端子に加えられる。上記ANDゲート３の出力
はICの被検査品８のクロツク入力端子（標準品
６の端子と同じ）に加えられ、被検査品８の上記
クロツクに関連した出力（標準品６の端子と同
じ）は上記排他的NORゲート７の他方の入力端
子に加えられている。この排他的NORゲート７
の出力はＪ−Ｋフリツプフロツプ９のCK端子お
よびNANDゲート１０の一方の入力端子に加え
られる。Ｊ−Ｋフリツプフロツプ９の出力は上
記NANDゲート１０の他方の入力端子に加えら
れる。このＪ−Ｋフリツプフロツプ９のリセツト
端子Ｒは押ボタンスイツチ１１を介して接地され
ている。
出力はANDゲート２の両入力端子に、またAND
ゲート３の一方の出力端子にさらに２個のＤ型フ
リツプフロツプ４，５のCK端子に加えられる。
ANDゲート２の出力はICの標準品６のクロツク
入力端子に加えられ、標準品６の上記クロツクに
関連した出力は排他的NORゲート７の一方の入
力端子に加えられる。上記ANDゲート３の出力
はICの被検査品８のクロツク入力端子（標準品
６の端子と同じ）に加えられ、被検査品８の上記
クロツクに関連した出力（標準品６の端子と同
じ）は上記排他的NORゲート７の他方の入力端
子に加えられている。この排他的NORゲート７
の出力はＪ−Ｋフリツプフロツプ９のCK端子お
よびNANDゲート１０の一方の入力端子に加え
られる。Ｊ−Ｋフリツプフロツプ９の出力は上
記NANDゲート１０の他方の入力端子に加えら
れる。このＪ−Ｋフリツプフロツプ９のリセツト
端子Ｒは押ボタンスイツチ１１を介して接地され
ている。
直流電源端子１２は抵抗１３とスイツチ１４と
の直列回路を介して接地され、このスイツチ１４
の一端は抵抗１５を介してシユミツトトリガ回路
１６の入力端子に接続され、この入力端子はコン
デンサ１７を介して接地されている。シユミツト
トリガ回路１６の出力はフリツプフロツプ４のＤ
端子に加えられ、Ｑ出力は次段フリツプフロツプ
５のＤ端子およびNANDゲート１８の一方の入
力端子に加えられる。フリツプフロツプ５の出
力はNANDゲート１８の他方の入力端子に加え
られる。NANDゲート１８の出力はANDゲート
３の他方の入力端子に加えられる。１９は検査用
の出力端子である。
の直列回路を介して接地され、このスイツチ１４
の一端は抵抗１５を介してシユミツトトリガ回路
１６の入力端子に接続され、この入力端子はコン
デンサ１７を介して接地されている。シユミツト
トリガ回路１６の出力はフリツプフロツプ４のＤ
端子に加えられ、Ｑ出力は次段フリツプフロツプ
５のＤ端子およびNANDゲート１８の一方の入
力端子に加えられる。フリツプフロツプ５の出
力はNANDゲート１８の他方の入力端子に加え
られる。NANDゲート１８の出力はANDゲート
３の他方の入力端子に加えられる。１９は検査用
の出力端子である。
次に、この装置の動作を説明する。スイツチ１
４を押すと、シユミツトトリガ回路１６の出力端
子には第２図ｂに示す波形整形された出力が発生
する。この出力でフリツプフロツプ４を駆動する
とＱ出力として第２図ｃの出力が出る。この出力
でフリツプフロツプ５を駆動すると出力として
第２図ｄに示す出力が出る。この出力とフリツ
プフロツプ４のＱ出力とをNANDゲート１８に
加えると、その出力として第２図ｅに示す信号が
得られる。この信号をANDゲート３に加えるこ
とによつてクロツク信号のパルスを１つとばした
第２図ｇの信号がANDゲート３の出力に得られ
る。第２図ａの信号は標準品６に入り、第２図ｇ
の信号が被検査品８に入る。今、標準品６の出力
が第３図ａに示す信号であり、被検査品８の出力
が第３図ｂに示すように第３図ａと同期していな
いとすると、排他的NORゲート７の出力は第３
図ｄのようになる。第３図ａとｂの信号が同期し
ているときは、その出力は第３図ｃのように全期
間ハイレベルＨとなる。このＨレベルの信号は
JKフリツプフロツプのCK端子に加わつており、
このときの出力は初期状態のＨを維持する。こ
の結果NANDゲート１０の出力端子１９の出力
はローレベルＬを維持する。出力端子がこの出力
端子の出力レベルを表示するようにしておき、こ
の表示がＬレベルであれば標準品６と被検査品と
の同期がとれていることになる。この同期がとれ
ている状態で、標準品６の各種出力と被検査品８
の各種出力とを比較し、すべて同じであれば被検
査品８を良品と判断する。
４を押すと、シユミツトトリガ回路１６の出力端
子には第２図ｂに示す波形整形された出力が発生
する。この出力でフリツプフロツプ４を駆動する
とＱ出力として第２図ｃの出力が出る。この出力
でフリツプフロツプ５を駆動すると出力として
第２図ｄに示す出力が出る。この出力とフリツ
プフロツプ４のＱ出力とをNANDゲート１８に
加えると、その出力として第２図ｅに示す信号が
得られる。この信号をANDゲート３に加えるこ
とによつてクロツク信号のパルスを１つとばした
第２図ｇの信号がANDゲート３の出力に得られ
る。第２図ａの信号は標準品６に入り、第２図ｇ
の信号が被検査品８に入る。今、標準品６の出力
が第３図ａに示す信号であり、被検査品８の出力
が第３図ｂに示すように第３図ａと同期していな
いとすると、排他的NORゲート７の出力は第３
図ｄのようになる。第３図ａとｂの信号が同期し
ているときは、その出力は第３図ｃのように全期
間ハイレベルＨとなる。このＨレベルの信号は
JKフリツプフロツプのCK端子に加わつており、
このときの出力は初期状態のＨを維持する。こ
の結果NANDゲート１０の出力端子１９の出力
はローレベルＬを維持する。出力端子がこの出力
端子の出力レベルを表示するようにしておき、こ
の表示がＬレベルであれば標準品６と被検査品と
の同期がとれていることになる。この同期がとれ
ている状態で、標準品６の各種出力と被検査品８
の各種出力とを比較し、すべて同じであれば被検
査品８を良品と判断する。
標準品６と被検査品８の同期が一瞬でもとれて
いない場合、JKフリツプフロツプ９のCK端子に
Ｌレベルの信号が入るので出力はＬレベルにな
る。以後CK端子のレベルが変化しても出力は
Ｌレベルを続ける。するとNANDゲート１０の
出力はＨレベルとなるので、表示を見てＨレベル
になつていれば同期がとれていないことになる。
そこで、JKフリツプフロツプ９のリセツト端子
Ｒに接続されたスイツチ１１を閉じてすぐに開き
Ｑ出力をＨレベルにするとともに、スイツチ１４
を閉じてすぐに開き、ANDゲート３に第２図ｇ
の出力を加える。この信号はパルスが１つ抜けて
いるので、被検査品８の出力の位相をずらせるこ
とができる。そこで、スイツチ１１と１４を操作
し、被検査品８の出力と標準品６の出力の位相が
合うまで行なう。位相が合えば出力端子１９の出
力がＬレベルになるのでこれを知ることができ
る。なお、第２図ｇのパルスが１つ抜けた信号は
標準品６の方に加えてもよい。
いない場合、JKフリツプフロツプ９のCK端子に
Ｌレベルの信号が入るので出力はＬレベルにな
る。以後CK端子のレベルが変化しても出力は
Ｌレベルを続ける。するとNANDゲート１０の
出力はＨレベルとなるので、表示を見てＨレベル
になつていれば同期がとれていないことになる。
そこで、JKフリツプフロツプ９のリセツト端子
Ｒに接続されたスイツチ１１を閉じてすぐに開き
Ｑ出力をＨレベルにするとともに、スイツチ１４
を閉じてすぐに開き、ANDゲート３に第２図ｇ
の出力を加える。この信号はパルスが１つ抜けて
いるので、被検査品８の出力の位相をずらせるこ
とができる。そこで、スイツチ１１と１４を操作
し、被検査品８の出力と標準品６の出力の位相が
合うまで行なう。位相が合えば出力端子１９の出
力がＬレベルになるのでこれを知ることができ
る。なお、第２図ｇのパルスが１つ抜けた信号は
標準品６の方に加えてもよい。
以上のように本発明によれば標準品ICの出力
と被検査用ICの出力が同じであることを確認す
ることによつて被検査用ICの良否を判定する前
提となる標準用ICと被検査用ICの同期をとるこ
とができるものであり、LSI、マイクロコンピユ
ータの検査に用いて有用なものである。
と被検査用ICの出力が同じであることを確認す
ることによつて被検査用ICの良否を判定する前
提となる標準用ICと被検査用ICの同期をとるこ
とができるものであり、LSI、マイクロコンピユ
ータの検査に用いて有用なものである。
第１図は本発明の一実施例における同期合せ装
置の回路図、第２図、第３図は同装置説明のため
の波形図である。 １……クロツク信号発生回路、２，３……
ANDゲート、６……標準品、８……被検査品、
７……排他的NORゲート、９……JKフリツプフ
ロツプ、１０……NANDゲート、１９……出力
端子、１１，１４……スイツチ、１６……シユミ
ツト回路、４，５……フリツプフロツプ、１８…
…NANDゲート。
置の回路図、第２図、第３図は同装置説明のため
の波形図である。 １……クロツク信号発生回路、２，３……
ANDゲート、６……標準品、８……被検査品、
７……排他的NORゲート、９……JKフリツプフ
ロツプ、１０……NANDゲート、１９……出力
端子、１１，１４……スイツチ、１６……シユミ
ツト回路、４，５……フリツプフロツプ、１８…
…NANDゲート。
Claims (1)
- １ 標準用ICのクロツク信号入力端子および被
検査用ICのクロツク信号入力端子に同じクロツ
ク信号を加え、両ICの出力を排他的NORゲート
に加え、この排他的NORゲートの出力をNAND
ゲートの一方の端子にまたJKフリツプフロツプ
のCK端子に加え、このJKフリツプフロツプの
出力を上記NANDゲートの他方の入力端子に加
え、このNANDゲートの出力によつて両ICが同
期状態にあるかを判定するよう構成し、同期状態
にない場合に上記JKフリツプフロツプをリセツ
トして出力を初期状態にするとともに上記両
ICのどちらか一方に加えられるクロツク信号の
パルスを１つずつとばすようにしたことを特徴と
する同期合せ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124296A JPS5826279A (ja) | 1981-08-08 | 1981-08-08 | 同期合せ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124296A JPS5826279A (ja) | 1981-08-08 | 1981-08-08 | 同期合せ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5826279A JPS5826279A (ja) | 1983-02-16 |
| JPH023145B2 true JPH023145B2 (ja) | 1990-01-22 |
Family
ID=14881814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124296A Granted JPS5826279A (ja) | 1981-08-08 | 1981-08-08 | 同期合せ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826279A (ja) |
-
1981
- 1981-08-08 JP JP56124296A patent/JPS5826279A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5826279A (ja) | 1983-02-16 |
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