JPS5831456A - 論理回路装置の比較試験回路 - Google Patents
論理回路装置の比較試験回路Info
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- JPS5831456A JPS5831456A JP56128556A JP12855681A JPS5831456A JP S5831456 A JPS5831456 A JP S5831456A JP 56128556 A JP56128556 A JP 56128556A JP 12855681 A JP12855681 A JP 12855681A JP S5831456 A JPS5831456 A JP S5831456A
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- pulse
- signal
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- G06F11/00—Error detection; Error correction; Monitoring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路装置の比較試験回路に閑する。
マイクロプロセッサ等の論理回路装置は、外部人力クロ
ックパルスによって、論理回路装置内部で、多相のクロ
ックパルＸ、（ＣＰｌ、２．３・・・ｎ）を発生する回
路ブロックを内蔵して、各相のり 、ロックパルスによ
って決められた動作を実行し、ｎクロックで１命令に対
する動作を終了する。このような論理回路装置では内部
で発生する多相タロツクパルスが、外部には出力されず
、したがって、これを出力として取り出す事が出来ない
ものがある。この種の論理回路装置の機能試験として大
きな労力を必要とせず、比較的手軽、に行える方法とし
て出力比較法がある４この出力比較法では、被測定試料
中から選択した標準試料と被測定試料に機能動作の為の
同一パターンの信号を入力し、両方の試料の各々から出
力されるバター７が、同一であるか否かを比較確認して
、被測定試料の良否全判定することが行われる。なお出
力パターンの比較確認は、例えば両試料の出カ゛パター
ンが入ハターンが同一でない時に不一致 信号そ出力する出カバターン比較回路と、この不一致信
号出力を不一致検出パルスと比べて、不一致を検出する
回路を用いて行う。この不一致信号は、論理回路装置の
命令の実行不良あるいは、出力遅延によって発生する。
ックパルスによって、論理回路装置内部で、多相のクロ
ックパルＸ、（ＣＰｌ、２．３・・・ｎ）を発生する回
路ブロックを内蔵して、各相のり 、ロックパルスによ
って決められた動作を実行し、ｎクロックで１命令に対
する動作を終了する。このような論理回路装置では内部
で発生する多相タロツクパルスが、外部には出力されず
、したがって、これを出力として取り出す事が出来ない
ものがある。この種の論理回路装置の機能試験として大
きな労力を必要とせず、比較的手軽、に行える方法とし
て出力比較法がある４この出力比較法では、被測定試料
中から選択した標準試料と被測定試料に機能動作の為の
同一パターンの信号を入力し、両方の試料の各々から出
力されるバター７が、同一であるか否かを比較確認して
、被測定試料の良否全判定することが行われる。なお出
力パターンの比較確認は、例えば両試料の出カ゛パター
ンが入ハターンが同一でない時に不一致 信号そ出力する出カバターン比較回路と、この不一致信
号出力を不一致検出パルスと比べて、不一致を検出する
回路を用いて行う。この不一致信号は、論理回路装置の
命令の実行不良あるいは、出力遅延によって発生する。
論理回路装置の動作を制御する多相のクロックパルスは
、一般に命令を読み取る動作を制御するクロック相、命
令を解読する動作を制御するクロック相、ならびに命′
令の実行を制御するクロック相とに分われている。
、一般に命令を読み取る動作を制御するクロック相、命
令を解読する動作を制御するクロック相、ならびに命′
令の実行を制御するクロック相とに分われている。
、以下、３相クロツクによって制御される論理回路装置
の例について説明する。第１図は、外部人力クロックパ
ルスと論理回路装置内で発生する３相りＣ１７り（、Ｃ
Ｐｌ、ＣＦ２ 、ＣＰｓ）及び出方変化のタイミングを
表わした図である。まず出力Ｓｏｉハイレベル（以下“
Ｈ″と記す）にする命令があると、ＣＰｌのタイミング
牛命令を読み取り、ＣＦ２のタイミングでこの命令を解
読し、ＣＦ２のタイミングで命令を実行し出力Ｓｏ ｆ
”Ｈ＃にする。出力Ｓｏがローレベル（以下°Ｌ″と記
す）にする命令がある場合も同様で、出力ＳｏはＣＦ２
のタイミングで、“Ｌ＃になる。即ち、３相クロツクに
よって制御される論理回路装置の１命令に対する動作は
・３クロック分の時間長を有する１命令サイクルで終了
する。
の例について説明する。第１図は、外部人力クロックパ
ルスと論理回路装置内で発生する３相りＣ１７り（、Ｃ
Ｐｌ、ＣＦ２ 、ＣＰｓ）及び出方変化のタイミングを
表わした図である。まず出力Ｓｏｉハイレベル（以下“
Ｈ″と記す）にする命令があると、ＣＰｌのタイミング
牛命令を読み取り、ＣＦ２のタイミングでこの命令を解
読し、ＣＦ２のタイミングで命令を実行し出力Ｓｏ ｆ
”Ｈ＃にする。出力Ｓｏがローレベル（以下°Ｌ″と記
す）にする命令がある場合も同様で、出力ＳｏはＣＦ２
のタイミングで、“Ｌ＃になる。即ち、３相クロツクに
よって制御される論理回路装置の１命令に対する動作は
・３クロック分の時間長を有する１命令サイクルで終了
する。
第２図は、従来の出力比較法による機能試験に用いる試
験回路の構成を示す図であり、図中、１は外部人力クロ
ックパルスの印加される端子、２は同期合せ回路、３は
標準試料（以下ＳＴＤと記す）、４は被測定試料（以下
ＤＵＴと記す）５は両試料へ入力するパターンを発生す
る入カバタウ発生回路、６は、５ＴＤ３とＤＵ↑４から
出力されるパターンを比較する出カバターン比較回路、
７は不一致検出用のソぐルスを発生する不一致検出パル
ス発生回路、８は出カバターン比較回路６の出力と不一
致検出用パルスとを比較し、不一致を検出する不一致検
出判定回路そして９は判定結果の出力される端子である
。
験回路の構成を示す図であり、図中、１は外部人力クロ
ックパルスの印加される端子、２は同期合せ回路、３は
標準試料（以下ＳＴＤと記す）、４は被測定試料（以下
ＤＵＴと記す）５は両試料へ入力するパターンを発生す
る入カバタウ発生回路、６は、５ＴＤ３とＤＵ↑４から
出力されるパターンを比較する出カバターン比較回路、
７は不一致検出用のソぐルスを発生する不一致検出パル
ス発生回路、８は出カバターン比較回路６の出力と不一
致検出用パルスとを比較し、不一致を検出する不一致検
出判定回路そして９は判定結果の出力される端子である
。
以上のように構成された試験回路において、５ＴＤ３と
ＤＵＴ４の出カバターンを比較した時の不一致信号は、
命令を実行する動画３相のクロック相ＣＰ３のタイミン
グで表われる。ＤＵＴ４の機能不良によシ、命令の実行
が外部人力クロックパルスに追従出来ないとき、又は、
命令どうりの動作ができないときの不一致信号幅は、第
３図のように１命令サイクル以上になり、不一致検出パ
ルスで不良検出ができる。一方ＣＵＴ４個有の遅延時間
による出力遅延があるときは、Ｓ Ｔ Ｄ、３とＤυＴ
４の出力及びその時の出力比較による不一致信号の関係
は第４図の工うになる。５ＴＤ３に対してＤ Ｕ Ｔ
４の出力遅延が、ｔＤと小さいときには、不一信号９幅
も ｔｐで、この不一致信号の幅が第４図９ように、外
部人力クロックパルス周期の％以下の幅であると、この
不一致声号は不一致検出信号のパルス間隔内に存在する
ところとなり、不一致検出信号によって検出−されず、
したがってＤＵＴ４は良品と判定（”Ｌ″）される。
ＤＵＴ４の出カバターンを比較した時の不一致信号は、
命令を実行する動画３相のクロック相ＣＰ３のタイミン
グで表われる。ＤＵＴ４の機能不良によシ、命令の実行
が外部人力クロックパルスに追従出来ないとき、又は、
命令どうりの動作ができないときの不一致信号幅は、第
３図のように１命令サイクル以上になり、不一致検出パ
ルスで不良検出ができる。一方ＣＵＴ４個有の遅延時間
による出力遅延があるときは、Ｓ Ｔ Ｄ、３とＤυＴ
４の出力及びその時の出力比較による不一致信号の関係
は第４図の工うになる。５ＴＤ３に対してＤ Ｕ Ｔ
４の出力遅延が、ｔＤと小さいときには、不一信号９幅
も ｔｐで、この不一致信号の幅が第４図９ように、外
部人力クロックパルス周期の％以下の幅であると、この
不一致声号は不一致検出信号のパルス間隔内に存在する
ところとなり、不一致検出信号によって検出−されず、
したがってＤＵＴ４は良品と判定（”Ｌ″）される。
ところで、出力遅延による不一致信号幅である電が、外
部人力クロックパルスの周波数を増して行く方向に変化
させても、ＤＵＴ内部の出・力遅延時間が、周波数に関
係なく常に一定であるため変化 ・しない。したがっ
て、第５図のように、出々遅延時間が第４図のそれと同
じｔｐであっても、外部人カク西ツクパルスの周波数を
高めると、そのクロック周期に対する比率が増加し、約
１クロツク周期にも達する。すなわち出力遅延によって
発生する不一致信号の幅も、外部クロックパルスの１周
期近くになる。この不一致信号は、不一致検出パルスに
よって検出されて不良と判定される。
部人力クロックパルスの周波数を増して行く方向に変化
させても、ＤＵＴ内部の出・力遅延時間が、周波数に関
係なく常に一定であるため変化 ・しない。したがっ
て、第５図のように、出々遅延時間が第４図のそれと同
じｔｐであっても、外部人カク西ツクパルスの周波数を
高めると、そのクロック周期に対する比率が増加し、約
１クロツク周期にも達する。すなわち出力遅延によって
発生する不一致信号の幅も、外部クロックパルスの１周
期近くになる。この不一致信号は、不一致検出パルスに
よって検出されて不良と判定される。
このように従来の試験回路構成では、測定時間の短縮を
目的として、外部人力クロックパルスの周波数を高める
と、ＤＵＴ４の遅延時間に多少のバラツキがあるだけで
、機能良品が不良と誤判定されることがある。したがっ
て、この不都合を避けるためには測定時間を短縮するこ
とが出来なかった。
目的として、外部人力クロックパルスの周波数を高める
と、ＤＵＴ４の遅延時間に多少のバラツキがあるだけで
、機能良品が不良と誤判定されることがある。したがっ
て、この不都合を避けるためには測定時間を短縮するこ
とが出来なかった。
本発明はこのよう、な欠点を取り除くべくなされたもの
で、マイクロプロセッサ等の多相クロックによって制御
される論理回路装置の出力特性を利用して、機能特性の
良否を正確に判定すると−ともに、その測定時間の短縮
をはかることのできる論理回路装置の比較検査回路を提
供するものである。
で、マイクロプロセッサ等の多相クロックによって制御
される論理回路装置の出力特性を利用して、機能特性の
良否を正確に判定すると−ともに、その測定時間の短縮
をはかることのできる論理回路装置の比較検査回路を提
供するものである。
以下に図面を参照して、本発明にかかる論理回路装置の
比較試験回路について説明する。第６図は、３相のクロ
ックによって制御される論理回路装置の比較試験回路°
の具体的な構成を示すブロック図であり、図中、第２図
と同一のものには同一番号を付与している。なお、１ｏ
は外部人力クロックパレスを１／ｎ分周（ｎは試料内部
で発生させるクロックパルス相数）する分周回路、１１
は不一致検出スタート用スイッチ１．１２はＳＴＤのＣ
Ｐｓのタイミングで生じる出力を検出する検出回路、１
３は１／ｎ分周パルスを遅延させる遅延回路である。か
かる構成の比較試験回路では以下のようにして比較試験
がなされる。
比較試験回路について説明する。第６図は、３相のクロ
ックによって制御される論理回路装置の比較試験回路°
の具体的な構成を示すブロック図であり、図中、第２図
と同一のものには同一番号を付与している。なお、１ｏ
は外部人力クロックパレスを１／ｎ分周（ｎは試料内部
で発生させるクロックパルス相数）する分周回路、１１
は不一致検出スタート用スイッチ１．１２はＳＴＤのＣ
Ｐｓのタイミングで生じる出力を検出する検出回路、１
３は１／ｎ分周パルスを遅延させる遅延回路である。か
かる構成の比較試験回路では以下のようにして比較試験
がなされる。
先ず、５ＴＤ３とＣＵＴ４の同期合せを行い、こののち
不一致検出スタートスイッチ１１を閉成し、５ＴＤ３か
らＣＰｓのタイミングで出力される出力を出力検出回路
１２によって検出し、その検出信号によって、外部クロ
ツクパル−スを１７３に分周する分周回路１ｏを動作さ
せる。この分周回路で１７３分周したクロックパルス大
遅延回路１３によって、５ＴＤｓとＣＵＴ４の各々の出
力発生動作には関与しない相、即ち、Ｃ，Ｐｌ、又は、
ＣＦ２まで遅延して出力する。なお、この遅延回路１３
の遅延用クロックパルスとして、外部人力クロックパル
スを使っている為に、外部入力クロックパルスに同期し
た遅延１／３分周パルス遅延回路１３から出力される。
不一致検出スタートスイッチ１１を閉成し、５ＴＤ３か
らＣＰｓのタイミングで出力される出力を出力検出回路
１２によって検出し、その検出信号によって、外部クロ
ツクパル−スを１７３に分周する分周回路１ｏを動作さ
せる。この分周回路で１７３分周したクロックパルス大
遅延回路１３によって、５ＴＤｓとＣＵＴ４の各々の出
力発生動作には関与しない相、即ち、Ｃ，Ｐｌ、又は、
ＣＦ２まで遅延して出力する。なお、この遅延回路１３
の遅延用クロックパルスとして、外部人力クロックパル
スを使っている為に、外部入力クロックパルスに同期し
た遅延１／３分周パルス遅延回路１３から出力される。
このパルスを不一致検出パレス発生回路７で処理して不
一致検出、Ｎ６ ／レスを得、これを不一致検出判定回
路８へ印加しＤＵＴ ４の良否を判定する。
一致検出、Ｎ６ ／レスを得、これを不一致検出判定回
路８へ印加しＤＵＴ ４の良否を判定する。
第７図は、この回路の動作を表わした図でオ硯この図に
おいて、ＳＴＤ出力の立上がりで出力検査信号を出力し
、この信号によって外部人カク０ツクパルスの１／３分
周が開始される。この１／３分周パルスを、ＳＴＤのＣ
Ｆ２まで遅延して不一致検出パレスとしている。以後こ
のタイミングで不一致検出パレスは、出力される。従っ
て不一致信号幅が外部人力クロック・々レスのくり返し
周期に達しても、不一致検出パレスは、ＣＦ２のタイミ
ングのみしか出力されていない為に、不一致信号は検出
されず良品判定となる。一方、命令実行不良等による１
命令サイクル以上の不一致信号は、不一致検出パルでに
よって確実に検出されて、不良判定がなされる。
おいて、ＳＴＤ出力の立上がりで出力検査信号を出力し
、この信号によって外部人カク０ツクパルスの１／３分
周が開始される。この１／３分周パルスを、ＳＴＤのＣ
Ｆ２まで遅延して不一致検出パレスとしている。以後こ
のタイミングで不一致検出パレスは、出力される。従っ
て不一致信号幅が外部人力クロック・々レスのくり返し
周期に達しても、不一致検出パレスは、ＣＦ２のタイミ
ングのみしか出力されていない為に、不一致信号は検出
されず良品判定となる。一方、命令実行不良等による１
命令サイクル以上の不一致信号は、不一致検出パルでに
よって確実に検出されて、不良判定がなされる。
以上説明したように多相クロックによって制御される論
理回路装置の標準試料と被測定試料との出力比較測定に
おいて、本発明の比較試験回路を用いれば、論理回路装
置個有の出力遅延時間によって発生する不一致信号の確
実な判定が容易に出来、又、測定時間の短縮が出来る為
に、検査のコストダウンを図ることが出来る。
理回路装置の標準試料と被測定試料との出力比較測定に
おいて、本発明の比較試験回路を用いれば、論理回路装
置個有の出力遅延時間によって発生する不一致信号の確
実な判定が容易に出来、又、測定時間の短縮が出来る為
に、検査のコストダウンを図ることが出来る。
第１図は、３相クロツクで制御される論理回路装置の動
作説明図、第２図は従来の比較試験回路の構成を示すブ
ロック図、第３図は、ＳＴＤ、・〜＼ＤＵＴの出力仕鮫
による出力不一致信号幅が１命０ れ不良判定している状態を示すタイミング図、第４図は
ＳＴＤ、ＤＵＴの出力比較による出力不一致信号が不一
致検出パレスの間をぬけて良品判定がなされている状態
を示すタイミング図第５図は、ＳＴＤ、ＣＵＴの出力比
較による出力不一致信号が外部人カクロックバルスの周
波数を上げることによって不一致検出パレスに検出され
て不良判定される状態を示すタイミング図、第６図は、
本発明の一実施例の比較試験回路の構成を示すブロック
図、第７図はＳＴＤ、ＤＵＴの出力比較による出力不一
致信号が外部人カクロノクノ（レスの周波数を上げても
良品判定されている状態を示すタイミング図である。 １・・・・・・外部人カクロツクノ（ルスの印加端子、
２・・・・・・同期合せ回路、３・・・・・・標準試料
、４・・・・・・被測定試料、５・・・・・・入力・く
ターン発生回路、６・・・・・・出カバターン比較回路
、７・・・・・・不一致検出パレス発生回路、８・・・
・・・不一致検出判定回□ 路、９・・・・・・判定結
果の出力端子、１ｏ・・・・・・分１２・・・・・・出
力検出回路、１３・・・用遅延回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名義
１・図
作説明図、第２図は従来の比較試験回路の構成を示すブ
ロック図、第３図は、ＳＴＤ、・〜＼ＤＵＴの出力仕鮫
による出力不一致信号幅が１命０ れ不良判定している状態を示すタイミング図、第４図は
ＳＴＤ、ＤＵＴの出力比較による出力不一致信号が不一
致検出パレスの間をぬけて良品判定がなされている状態
を示すタイミング図第５図は、ＳＴＤ、ＣＵＴの出力比
較による出力不一致信号が外部人カクロックバルスの周
波数を上げることによって不一致検出パレスに検出され
て不良判定される状態を示すタイミング図、第６図は、
本発明の一実施例の比較試験回路の構成を示すブロック
図、第７図はＳＴＤ、ＤＵＴの出力比較による出力不一
致信号が外部人カクロノクノ（レスの周波数を上げても
良品判定されている状態を示すタイミング図である。 １・・・・・・外部人カクロツクノ（ルスの印加端子、
２・・・・・・同期合せ回路、３・・・・・・標準試料
、４・・・・・・被測定試料、５・・・・・・入力・く
ターン発生回路、６・・・・・・出カバターン比較回路
、７・・・・・・不一致検出パレス発生回路、８・・・
・・・不一致検出判定回□ 路、９・・・・・・判定結
果の出力端子、１ｏ・・・・・・分１２・・・・・・出
力検出回路、１３・・・用遅延回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名義
１・図
Claims (1)
- 入力および出力を制御するｎ相のクロック大ルス発生回
路を内蔵する論理回路装置の被測定試料と、同論理回路
装置から選定された標準試料の双方に、同一パターンの
信号を外部人力クロックパルスで同期制御して入力し、
各々の試料に出力される信号パターンを比較して発生さ
れる不一致信４を検出する機能良否の比較試験を行うと
ともに、前記パターン信号に対応して標準試料に出力さ
れるパルス信号の立上がシ又は立下がり時間位置を検出
して検出信号を出力する検出回路と、前記検出信号に同
期して、前期外部人力クロックパルスを１７ｎ分周する
分周回路と、同回路で分周した分周クロックパルスを所
定時間遅延する遅延回路と、同遅延回路の出力が入力さ
れ、前記不一致信号を検出する不一致検出パルスを発生
する不一致 □検出パルス発生回路を設けたことを特徴
とする、論理回路装置の比較試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128556A JPS5831456A (ja) | 1981-08-17 | 1981-08-17 | 論理回路装置の比較試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128556A JPS5831456A (ja) | 1981-08-17 | 1981-08-17 | 論理回路装置の比較試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831456A true JPS5831456A (ja) | 1983-02-24 |
| JPS6211741B2 JPS6211741B2 (ja) | 1987-03-14 |
Family
ID=14987676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128556A Granted JPS5831456A (ja) | 1981-08-17 | 1981-08-17 | 論理回路装置の比較試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63216138A (ja) * | 1987-03-02 | 1988-09-08 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Ａｃ及びｄｃエラー・オンライン・テスト回路 |
-
1981
- 1981-08-17 JP JP56128556A patent/JPS5831456A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63216138A (ja) * | 1987-03-02 | 1988-09-08 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Ａｃ及びｄｃエラー・オンライン・テスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6211741B2 (ja) | 1987-03-14 |
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