JPH0320086A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0320086A JPH0320086A JP15539489A JP15539489A JPH0320086A JP H0320086 A JPH0320086 A JP H0320086A JP 15539489 A JP15539489 A JP 15539489A JP 15539489 A JP15539489 A JP 15539489A JP H0320086 A JPH0320086 A JP H0320086A
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- polycrystalline silicon
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- oxide film
- tungsten silicide
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、信頼性に優れた半導体記憶装置の製造方法に
関するものである。
関するものである。
従来の技術
従来より半導体記憶装置の一つとして、セルゲートにフ
ローティングゲートとコントロールゲートの２つのゲー
トを有し、フローティングゲート中に電子を注入し書き
込み状態を保持する不揮発性半導体記憶装置がよく知ら
れている。上記、記憶装置としてＥＦＲＯＭについての
製造方法について述べる。
ローティングゲートとコントロールゲートの２つのゲー
トを有し、フローティングゲート中に電子を注入し書き
込み状態を保持する不揮発性半導体記憶装置がよく知ら
れている。上記、記憶装置としてＥＦＲＯＭについての
製造方法について述べる。
第２図は従来の半導体記憶装置の製造工程断面図である
。以下、第２図を用いて従来の半導体記憶装置の製造方
法について説明する。
。以下、第２図を用いて従来の半導体記憶装置の製造方
法について説明する。
例えば、Ｓｔ基板２１を酸化し厚膜の酸化膜２２（０．
７μｍ程度）を形成した後、熱酸化膜２３（３００１程
度）を形成する。その後、ＣＶＤ法によりフローティン
グゲートである第１層目の多結晶シリコン膜２４（０．
３μｍ程度）を威長させ、次に不純物の拡散を行う。次
いで通常のりソグラフィ技術およびドライエッチング技
術を用いて所定の形状にパターニングする（第２図（ａ
））。
７μｍ程度）を形成した後、熱酸化膜２３（３００１程
度）を形成する。その後、ＣＶＤ法によりフローティン
グゲートである第１層目の多結晶シリコン膜２４（０．
３μｍ程度）を威長させ、次に不純物の拡散を行う。次
いで通常のりソグラフィ技術およびドライエッチング技
術を用いて所定の形状にパターニングする（第２図（ａ
））。
次に高温熱酸化法により多結晶ポリシリコン膜２４上に
熱酸化膜２−５を形成する（第２図（ｂ））。
熱酸化膜２−５を形成する（第２図（ｂ））。
次にＣＶＤ法によりコントロールゲートである第２層の
多結晶シリコン膜２６（０．２μｍ程度）を成長させ、
次に不純物の拡散を行う。次いでＣＶＤ法により高融点
タングステンシリサイド膜２７（０．２５μｍ程度）を
成長させ、次いで通常のリングラフィ技術およびドライ
エッチング技術を用いて所定の形状にパターニングする
（第２図（Ｃ））。
多結晶シリコン膜２６（０．２μｍ程度）を成長させ、
次に不純物の拡散を行う。次いでＣＶＤ法により高融点
タングステンシリサイド膜２７（０．２５μｍ程度）を
成長させ、次いで通常のリングラフィ技術およびドライ
エッチング技術を用いて所定の形状にパターニングする
（第２図（Ｃ））。
上記のように従来の半導体記憶装置では、フローティン
グゲートである第１層目の多結晶シリコン膜２４を所定
の形状にパターニングした時に、その端部２８が厚膜の
酸化膜２２上に乗り上げて段差部を生じる。次にコント
ロールゲートである第２層目の多結晶シリコン膜２６お
よび高融点タングステンシリサイド膜２７を成長させた
際、第１層目の多結晶シリコン膜２４の端部２８が厚膜
の酸化膜２２上に乗り上げて段差部を生じているため高
融点タングステンシリサイド膜２７の密着性が悪化し、
第２層目の多結晶シリコン膜２６と段差部において膜の
剥離３１および３２（第３図）を生じることがありパタ
ーン化が不可能となることがあった。
グゲートである第１層目の多結晶シリコン膜２４を所定
の形状にパターニングした時に、その端部２８が厚膜の
酸化膜２２上に乗り上げて段差部を生じる。次にコント
ロールゲートである第２層目の多結晶シリコン膜２６お
よび高融点タングステンシリサイド膜２７を成長させた
際、第１層目の多結晶シリコン膜２４の端部２８が厚膜
の酸化膜２２上に乗り上げて段差部を生じているため高
融点タングステンシリサイド膜２７の密着性が悪化し、
第２層目の多結晶シリコン膜２６と段差部において膜の
剥離３１および３２（第３図）を生じることがありパタ
ーン化が不可能となることがあった。
発明が解決しようとする課題
このように、上記従来の構成では、第２層目の多結晶シ
リコン膜と段差部において高融点タングステンシリサイ
ド膜の密着性が悪化し、膜の剥離を生じるという課題が
あった。
リコン膜と段差部において高融点タングステンシリサイ
ド膜の密着性が悪化し、膜の剥離を生じるという課題が
あった。
本発明は、上記従来の課題を解決するもので、第２層目
の多結晶シリコン膜と段差部における高融点タングステ
ンシリサイド膜の膜の剥離を防ぎ、信頼性の優れた半導
体記憶装置の製造方法を提供することを目的とする。
の多結晶シリコン膜と段差部における高融点タングステ
ンシリサイド膜の膜の剥離を防ぎ、信頼性の優れた半導
体記憶装置の製造方法を提供することを目的とする。
課題を解決するための手段
この目的を達成するために、本発明は、フローティング
ゲート電極となる導電層を所定形状にバターニングした
後に、その端部が厚膜の酸化膜上に乗り上げた段差部を
平坦化するように熱溶融できる絶縁膜を形威し、次いで
熱処理により先の絶縁膜を溶融しかつフローティングゲ
ート電極となる導電層の上および半導体基板上にゲート
酸化膜を同時に形成し、段差部の平坦化を行なうように
したものである。
ゲート電極となる導電層を所定形状にバターニングした
後に、その端部が厚膜の酸化膜上に乗り上げた段差部を
平坦化するように熱溶融できる絶縁膜を形威し、次いで
熱処理により先の絶縁膜を溶融しかつフローティングゲ
ート電極となる導電層の上および半導体基板上にゲート
酸化膜を同時に形成し、段差部の平坦化を行なうように
したものである。
作用
この構威によって、第２層目の多結晶シリコン膜と段差
部における高融点タングステンシリサイド膜の剥離を防
ぐことができる。
部における高融点タングステンシリサイド膜の剥離を防
ぐことができる。
実施例
以下実施例について、図面を参照しながら説明する。
第１図は本発明の一実施例における半導体記憶装置の製
造工程断面図である。まず、第１図（ａｌに示すように
Ｓｉ基板１１の一主面を選択的に酸化し７０００人のＬ
ＯＧＯＳ酸化膜１２を形或する。
造工程断面図である。まず、第１図（ａｌに示すように
Ｓｉ基板１１の一主面を選択的に酸化し７０００人のＬ
ＯＧＯＳ酸化膜１２を形或する。
その後３００人のゲート酸化膜１３を高温酸化雰囲気中
で形或し、次いでＣＶＤ法により３０００Ａの第１層目
の多結晶シリコン膜１４を成長させ、次に不純物の拡散
を行う。次いでフォトリソグラフィ技術によりパターニ
ングを行い、反応性イオンエッチングにより所定の形状
にバターニンクスる。次に熱溶融できる絶縁膜として６
０００人のＢＰＳＧ膜１５を常圧ＣＶＤ法により成長さ
せ、フォトリングラフイ技術によりバターニングを行い
、ウエットエッチング（バツファードフツ酸液）により
段差部以外の部分を除去する。 次に第１図（ｂ）に示
すように、酸素および水素ガスの高温酸化雰囲気中で熱
処理を行ない、ＢＰＳＧ膜１５の熱溶融を行なうと同時
に第１層の多結晶シリコン膜１４上およびＳｔ基板上に
ゲート酸化膜１６を同時に形成する。
で形或し、次いでＣＶＤ法により３０００Ａの第１層目
の多結晶シリコン膜１４を成長させ、次に不純物の拡散
を行う。次いでフォトリソグラフィ技術によりパターニ
ングを行い、反応性イオンエッチングにより所定の形状
にバターニンクスる。次に熱溶融できる絶縁膜として６
０００人のＢＰＳＧ膜１５を常圧ＣＶＤ法により成長さ
せ、フォトリングラフイ技術によりバターニングを行い
、ウエットエッチング（バツファードフツ酸液）により
段差部以外の部分を除去する。 次に第１図（ｂ）に示
すように、酸素および水素ガスの高温酸化雰囲気中で熱
処理を行ない、ＢＰＳＧ膜１５の熱溶融を行なうと同時
に第１層の多結晶シリコン膜１４上およびＳｔ基板上に
ゲート酸化膜１６を同時に形成する。
次に第１図（Ｃｌに示すように、ＣｖＤ法により２００
０Ａの第２！ｒｉ目の多結晶シリコン膜１７を成長させ
次に不純物の拡散を行う。次にＣＶＤ法により高融点タ
ングステンシリサイド膜１８を２５００人成長させ次い
でフォトリングラフィ技術によりバターニングを行ない
、反応性イオンエッチングにより所定の形状にバターニ
ングする。
０Ａの第２！ｒｉ目の多結晶シリコン膜１７を成長させ
次に不純物の拡散を行う。次にＣＶＤ法により高融点タ
ングステンシリサイド膜１８を２５００人成長させ次い
でフォトリングラフィ技術によりバターニングを行ない
、反応性イオンエッチングにより所定の形状にバターニ
ングする。
発明の効果
本発明は、フローティングゲート電極となる導電層を所
定形状にバターニングした後にその端部が厚膜の酸化膜
上に乗り上げた段差部を平坦化することによって、コン
トロールゲート電極である高融点タングステンシリサイ
ド膜の膜の剥離を生じることを防ぎ、信頼性の優れた半
導体記憶装置を実現することができる。
定形状にバターニングした後にその端部が厚膜の酸化膜
上に乗り上げた段差部を平坦化することによって、コン
トロールゲート電極である高融点タングステンシリサイ
ド膜の膜の剥離を生じることを防ぎ、信頼性の優れた半
導体記憶装置を実現することができる。
第１図（ａ）〜（Ｃｌは本発明の一実施例を示す半導体
記憶装置の製造工程断面図、第２図（ａｌ〜（Ｃ）は従
来の一例を示す半導体記憶装置の製造工程断面図、第３
図は第２図（Ｃ）における拡大図（膜の剥離が生じてい
る図面）である。 １１．２１・・・・・・Ｓｉ基板、１２．２２・・・・
・・ＬＯＣＯＳ膜、１３．２３・・・・・・ゲート酸化
膜、１４．２４・・・・・・第１層目の多結晶シリコン
膜、１５・・・・・・ＢＰＳＧ膜、１６．２５・・・・
・・ゲート酸化膜、１７．２６・・・・・・第２層目の
多結晶シリコン膜、１８．２７・・・・・・高融点タン
グステンシリサイド膜、２８・・・・・・第１層目の多
結晶シリコン膜の端部、３１．３２・・・・・・段差部
における膜の剥離部分。
記憶装置の製造工程断面図、第２図（ａｌ〜（Ｃ）は従
来の一例を示す半導体記憶装置の製造工程断面図、第３
図は第２図（Ｃ）における拡大図（膜の剥離が生じてい
る図面）である。 １１．２１・・・・・・Ｓｉ基板、１２．２２・・・・
・・ＬＯＣＯＳ膜、１３．２３・・・・・・ゲート酸化
膜、１４．２４・・・・・・第１層目の多結晶シリコン
膜、１５・・・・・・ＢＰＳＧ膜、１６．２５・・・・
・・ゲート酸化膜、１７．２６・・・・・・第２層目の
多結晶シリコン膜、１８．２７・・・・・・高融点タン
グステンシリサイド膜、２８・・・・・・第１層目の多
結晶シリコン膜の端部、３１．３２・・・・・・段差部
における膜の剥離部分。
Claims (1)
- フローティングゲート電極となる導電層を所定形状にパ
ターニングした後にその端部が厚膜の酸化膜上に乗り上
げた段差部を平坦化するように熱溶融できる絶縁膜を形
成し、次いで熱処理により先の絶縁膜を溶融し、かつフ
ローティングゲート電極となる導電層の上および半導体
基板上にゲート酸化膜を同時に形成することを特徴とす
る半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15539489A JPH0320086A (ja) | 1989-06-16 | 1989-06-16 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15539489A JPH0320086A (ja) | 1989-06-16 | 1989-06-16 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0320086A true JPH0320086A (ja) | 1991-01-29 |
Family
ID=15604997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15539489A Pending JPH0320086A (ja) | 1989-06-16 | 1989-06-16 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0320086A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5934700A (en) * | 1996-03-08 | 1999-08-10 | Trw Occupant Restraint Systems Gmbh | Gas bag restraint module |
| AT507170A3 (de) * | 2008-08-04 | 2016-01-15 | Insinööritoimisto Oy Ricson Ab | Abschlämmanlage |
-
1989
- 1989-06-16 JP JP15539489A patent/JPH0320086A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5934700A (en) * | 1996-03-08 | 1999-08-10 | Trw Occupant Restraint Systems Gmbh | Gas bag restraint module |
| AT507170A3 (de) * | 2008-08-04 | 2016-01-15 | Insinööritoimisto Oy Ricson Ab | Abschlämmanlage |
| AT507170B1 (de) * | 2008-08-04 | 2016-02-15 | Insinööritoimisto Oy Ricson Ab | Abschlämmanlage |
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