JPH023175A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に係り、特にサイクル時間の
短縮によって高速動作が可能なパイプライン動作型の半
導体メモリ装置に関する。

〔従来の技術〕

千 半導体メモリ装置内にラッメ回路を設けることは公知で
ある。例えば特開昭５８−１２８０９７号においては、
アドレスデコーダの入力部（アドレスバッファ部）にア
ドレスラッチ回路を、データ出力部（出力バッファ部）
に出力ラッチ回路を設けることが開示されている。この
ように半導体メモリ装置内にラッチ回路を組み込むと、
ラッチ回路間の回路の動作遅延時間よりも僅かに大きい
サイクル時間でメモリ回路を動作させる、いわゆるパイ
プライン動作を行なうことができ、これによってメモリ
回路の動作を高速化できる。

次にメモリ装置中のセンス回路の構成例としては、例え
ば（１）アイ・イー・イー・イー　トランザクション　
オン　エレクトロン　デバイセメイーデー２６巻、第６
　（１９７９年６月）第８８６頁から第８９２頁（ＩＩ
ＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎＥｌｅｃｔｒ
ｏｎ　　Ｄｅｖｉｃｅｓ、ｖｏｌ、ＥＤ−２６，＆６．
Ｊｕｎｅ１９７９Ｐｐ、８８６−８９２）、　（２）特
開昭５３−３９０４９号、あるいは（３）イー・ニス・
ニス・シー・アイ・アール・シー　８５、ダイジェスト
　オブ　テクニカルペーパーズ（１９８５年９月）第１
６６頁から第１７６頁（［ＥＳＳＣＩＲＣ−８５，Ｄｉ
ｇｅｓｔ　ｏｆ　ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ、　
５ｅｐｔ、　１９８５　ｐｐ１６６−１７６）において
開示されたものが知られている。

〔発明が解決しようとする課題〕

しかしながら上記従来技術においては、アドレスラッチ
回路と出力ラッチ回路との間には、アドレスデコーダ、
メモリセルアレイ部、およびセンス回路が挿入されるこ
とになり、したがってメモリ動作のサイクル時間を、こ
れら３つの回路の動作遅延時間の合計よりも短くするこ
とが不可能であった。

本発明の目的は、上記従来技術による動作サイクル時間
の限界を越える、高速動作可能な半導体メモリ装置を提
供することにある。

本発明の他の目的は、上記高速動作可能な半導体メモリ
装置に用いて好適なセンス回路を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために本発明のメモリ装置において
は、半導体メモリ装置内のデコーダ回路（アドレスデコ
ーダ）およびセンス回路のうちの少なくとも一方にラッ
チ機能を持たせるような構成とする。これら両方の回路
が共にラッチ機能を有するのがより好ましい、より具体
的な手段としては、アドレスデコーダあるいはセンス回
路自身がその内部にラッチ機能を有するような構成とす
る。詳細な回路構成例については実施例中で詳述する。

また、上記目的を達成するために本発明のセンス回路は
、そのセンス出力部に並列にカレントスイッチを接続し
、これによりセンス出力をラッチする機能を持たせたも
のである。より具体的な手段の開示としては、カレント
スイッチを追加することによってセンス出力をフィード
バックし、センス回路部か追加したカレントスイッチの
どちらか一方に電流をクロックにより切換えることによ
り、ラッチを構成する。尚、ラッチ機能を持たせるため
に追加した上述の回路以外の部分の回路としては、従来
公知のコレクタ・ドツト型のセンス回路を用いることが
できる。ラッチ機能を有さないコレクタ・ドツト型のセ
ンス回路の構成としては１例えば第２図ないし第４図に
示すような回路をあげることができる。これらの回路は
先に従来技術の項で言及した各文献中に開示された回路
を変形したものである。

〔作用〕

本発明のメモリ装置によれば、上述の従来技術で述べた
アドレスバッファ部および出力バッファ部のラッチに加
え、この両ラッチ間に位置するアドレスデコーダあるい
はセンス回路においてもラッチ可能となる。したがって
各ラッチ間に挿入される回路の動作遅延時間の合計をよ
り短くすることができ、これによってメモリ動作のサイ
クル時間の短縮、すなわち動作の高速化が可能となる。

この動作の高速化の達成についてより詳細に説明する。

本発明のメモリ装置の如く複数の一連の構成要素を有す
る装置においてこれら各構成要素列を順次信号が伝達さ
れていくような場合においては、要素列中の所定箇所を
ラッチ回路で区切り、クロックに従って信号の伝達を制
御する。いわゆるパイプライン動作を行うことができる
。このパイプライン動作自体は、例えば高速プロセッサ
回路の内部等で行なわれているものである。このパイプ
ライン動作においては、ラッチ回路で区切られた区間内
の回路の動作遅延時間よりも僅かに長いクロック周期を
設定し、このクロックに従ってラッチ回路に保持されて
いた情報を次段の回路に伝達する。すなわち、同一のク
ロツタ周期においては、上記のラッチ回路で区切られた
各区間内では各々の処理が別々に行なわれていることに
なり、また、入力された特定の情報について見れば、各
クロック毎に次の区間へと順次伝達されていくことにな
る。したがって、ラッチ回路間に挿入される回路の動作
遅延時間を短縮することにより、パイプライン動作を制
御するところのクロックの周期を短縮でき、これにより
メモリ装置全体としての高速動作が可能となる。

一方１本発明のセンス回路によれば、従来のセンス回路
に僅かの変更を加えるのみでセンス回路にセッチ機能を
持たせることができ、この際の回路占有面積（チップ面
積）あるいはメモリアクセス時間の増加といった弊害は
極めて僅かである。

尚、本発明のセンス回路に係る技術は、従来公知のセン
ス回路の出力に、従来公知のラッチ回路を縦続接続する
ような、センス回路とラッチ回路との単なる組合せとは
一線を画するものであって。

センス回路それ自身の内部にそのセンス出力と並列的に
ラッチ機能部分が接続される点に特徴を有する。

〔実施例〕

以下本発〜明の実施例を図面を用いて説明する。

第１図は本発明の半δ体メモリ装厩の全体構成を示すブ
ロック図である０本実施例においては。

従来技術におけるアドレスバッファ部および出力バッフ
ァ部のラッチに加え、アドレスデコーダおよびセンス回
路の両方にラッチ機能を有するようなメモリ回路の例を
示す、また第１図の各構成要素全体は１つのＬＳＩチッ
プ内に搭載することが可能であり１本実施例はそのよう
な場合の例を示す。

メモリ装置土中のメモリセルアレー２はＸおよびＹアド
レスによってアドレスされる。メモリ装置上に入力され
るＸおよびＹアドレスは各々アドレスバッファ（アドレ
スバッファ）３．３’　およびアドレスデコーダ４，４
′を通じてメモリセルアレー２に人力される。Ｘおよび
Ｙアドレスによってアクセスされたメモリセル（メモリ
アレー中に複数個存在１図示せず）から読み出されたデ
ータはセンス回路５によって検知され、出力バッファ６
を通じて読み出される。上述の如く／ドレスバッファ３
．３’　、アドレスデコーダ４，４′センス回路５およ
び出力バッファ６は各々その内部にラッチ機能を有して
おり、第１図中ではラッチ機能をその内部に有する構成
要素を２　Ｌｌｉ枠囲みで示している。また７はデータ
入力（ＤＩ）バッファ、８はライトイネーブル（ＷＥ）
バッファ、９はリード／ライト（Ｒ／Ｗ）バッファであ
り、これらの回路も各々ラッチ機能を有する。

第５図はメモリ装置におけるアクセス時間を決める信号
伝達経路（上段）および各々の構成要素に対応するアク
セス時間の内訳の一例（下段）を示したものである。第
５図から理解されるように、メモリーアレーを除いた各
回路をラッチ化した本実施例の場合においては、各回路
部分の遅延時間のうちの最も大きいものよりも僅かに長
いサイクル、すなわち第５図中の周期Ｔ工でパイプライ
ン動作をさせることができる。これに対し、アドレスバ
ッファと出力バッファのみにラッチを有する従来技術に
おいては、動作サイクルは第５図中の周期Ｔｚとせざる
を得ない。このように本発明によるメモリ装置の動作の
高速化はきわめて目ざましいものである。

また、上述の例ではアドレスバッファ、アドレスデコー
ダ、センス回路、出力バッファをラッチ化しているが、
勿論これらの回路の間に更にラッチを挿入し、更に多段
のパイプラインメモリを構成しても良い。このような構
成とした場合の変形例を第６図により説明する。メモリ
チップ内でメモリセルアレーが４個のマットＭ１〜Ｍ４
に分かれている場合の例である。各マットは第５図中の
アドレスデコーダからセンス回路までを含むものである
。ここでアドレス入力（アドレスバッファ出力）の１つ
が例えばパッドＰ１に入力される場合を考える。この時
、マットＭ３は近いがＭ２は遠いためアドレス信号が到
達するまでの時間にかなりの違いが生ずる。そこで、こ
の違いを調整するために、例えば入力バッファとアドレ
スデコーダの間にラッチを設けると都合が良い。これら
のラッチ回路としては、たとえば後に言及する第１４図
のラッチを使用できる。

また、アドレスデコーダは一般にデコーダとメモリセル
アレー用のドライバとを含んでいるので、デコーダとド
ライバとの間にラッチを含む構成にしてもよい、また、
デコーダが多段の回路構成である場合も多く、その場合
には多段のデコーダの段間にラッチを設けてもよいし、
多段のデコーダの一部自身をラッチ化してもよい。また
、出力がバッドＰ２からチップ外に出ていくものとすれ
ば、逆にＭ２は近いがＭ３は遠くなる。この場合にも同
様に信号到達時間調整のために、例えばセンス回路と出
力バッファの間にラッチを設けるのが好ましい。また、
センス回路は、たとえばチップ内の複数マットのうちの
いくつかの出力信号を１つにまとめて出力するような形
式の場合には多段構成のセンス回路となる。このような
場合には、多段センス回路の各段をラッチ化してもよい
し、段間にラッチを付加してもよい。

以下第１図に示したメモリ装置内の各構成要素について
説明する。

まず上記各構成要素のうち最も特徴的なセンス回路につ
いて述へる。ラッチ機能を持たないセンス回路の構成例
としては、先に述べたように第２図ないし第４図に示す
ような回路が考えられるが、以下の実施例で説明するセ
ンス回路はこれら第２図ないし第４図の回路にラッチ機
能を持たせたものであり、本発明の高速動作メモリ装置
中のセンス回路として用いるに好適である。

第７図は、第２図のセンス回路をラッチ化した実施例で
ある。この実施例では、トランジスタＱｚ　、Ｑｚ　、
Ｑｓ等から成るセンス回路と並列に、トランジスタＱｔ
、ｘｔ　Ｑシｚｔ　ＱＬ８からなる回路を付加している
。ＱＬＩＩ　ＱＬｘのベースには、センス出力Ｓｚ　、
Ｓｌ、がそれぞれ印加されている。ＱＬ８のベースには
、クロック信号ＣＬが印加される。

クロック信号が低レベルの時には、センス電流Ｉｓは選
択されたセンス回路に流れる。即ち、たとえば列選択信
号Ｙｏが高レベル、その地金てのＹｎ等が低レベルであ
るとすると、選択されたメモリセルの信号がデイジット
Ｄｏ、Ｄｏに現われる。

この信号に従い、例えばＱｓ　がオン、Ｑｚがオフにな
るとＩｓはセンス抵抗Ｒｓｚに流れ出力Ｓ１が低レベル
となる。一方Ｑ２はオフなので抵抗Ｒｓｚには電流が流
れず、出力Ｓｚは高レベルとなる。

このような状態のもとで、クロックＣＬがＹｏよりも高
レベルに切換わると電流ＩｓはＱ　Ｌ　３を経てＱＬＩ
またはＱＬ２のいずれかに流れる。今の場合。

Ｓｌが低レベル、Ｓｌが高レベルであるので、トランジ
スタＱ　１．１がオン、ＱＬ２がオフとなる。従って、
Ｓｌが低レベル、Ｓｌが高レベルの状態がラッチされる
ことになる。この状態ではクロックＣＬの高レベルは列
選択信号Ｙ　ｏ−Ｙ　ｎの高レベルよりも高いので、列
選択信号が切換ってもラッチされた状態は影響を受けな
い。列選択信号が切換った後、クロックＯＬに負性パル
スが印加されると１次の情報がラッチに取り込まれる。

なお第７図では、センス出力とフィードバック出力を同
じエミッタホロワから取出しているが、それぞれ別個の
エミッタホロワを設けてもよい（以下の実施例でも同様
）。なお、本発明のセンス回路において、クロックＣＬ
を低レベルに固定しておけば、従来のセンス回路と全く
同一の動作をさせることができる（以下の実施例でも同
様）。

なお、メモリセルの書込みサイクルにおいては、読出し
サイクルと同一タイミングでクロックを入力してもよい
し、前サイクルの情報をそのまま保持するようセンス回
路へのクロックを禁止してもよい。また、書込みサイク
ル中は低レベルまたは高レベルが必ず出力されるように
するため、ＱＬＩＩＱ　Ｌ　！　、　Ｑ　Ｌ　ｓ等と類
似の構成のカレントスイッチを更に並列に設け、ＣＬよ
り更に高レベルのクロックにより強制的に低レベルまた
は高レベルの情報をとりこむようにしてもよい、（この
ような構成は以下の実施例においても同様にとることが
できる） 第８図は、第２図のセンス回路をラッチ化したもう１つ
の実施例である。第８図の実施例は第７図の実施例と殆
ど同じであるが、トランジスタＱｔ、ａのベースには一
定の参照電圧が印加され、−方、Ｑｓのベースには、ク
ロック（正極性パルス）と列選択信号のＡＮＤ信号が印
加される。動作的には、第７図と同様である。

第９図は第２図のセンス回路をラッチ化したもう１つの
実施例である。この例では、ラッチはＱ　Ｌ　１〜ＱＬ
４、電流源工しによるシリーズゲートで構成されており
、センス回路の電流Ｉｓをラッチと切換える構成にはな
っていない。その代りたとえばＩＬ＞２ＩＳとなってい
る。そのため、ラッチ状態つまりＱ　Ｌ　３がオンの状
態では、ＩＬがＩｓより大きいため、Ｉｓが切換っても
出力Ｓｌ　、　Ｓｘのレベルは変化するが高低の関係は
変化せず、情報がラッチされる＊Ｑｔ、ｓがオフになる
と、ＳＬ。

Ｓｔの高低レベルの関係はメモリセルの読出し情報で決
定される。この状態でクロックが切換ねりＱ　ｂ　ａが
オンになると、この状態を保ったまま、Ｓｌ　、Ｓｌの
振動が大となり、状態がラッチされる。なお、設計によ
っては、破線で示したようにダイオードでＱＣＬのコレ
クタをクランプしてもよい。また、ＱＬＩＩ　ＱＬｚの
コレクタはＱｃｚ＋　Ｑｃｚのコレクタではなく、破線
で示すように、それぞれのエミッタに接続してもよい。

第１０図は、第３図のセンス回路をラッチ化した例であ
る。この例では、センス・トランジスタＱｒ、Ｑｘのエ
ミッタは共通でないので、ＱＬＩＰＱ　ｔ、ｚ　ｔ　Ｑ
　Ｌ　ｓより成るラッチ回路と、ＱＬ４＋　ＱＬＩＩ。

Ｑｔ、ｓより成るラッチ回路の２つを備えている。

今、クロックＣＬが低レベルにあり、また、Ｙ。

が高レベルで、Ｑｌ　、Ｑｚより成るセンス系が選択さ
れているものとし、Ｑｌがオン、Ｑｚがオフとする。そ
の結果、抵抗Ｒ３Ｉに電流が流れＳｔが低レベル、Ｓｌ
が高レベルとなる。この状態でクロックＣＬが高レベル
（Ｙｏの高レベルより高い）となると、電流ＩＲ、ＩＲ
はそれぞれトランジスタＱ　Ｌ　ＩＩ　、　Ｑ　Ｌ６に
流れるようになる。ＱＬＡを流れた電流は、Ｓｌ　、Ｓ
ｓのレベルに従ってＱＬＩまたはＱｌ２に流れる。今の
場合、Ｓｌが低レベル、Ｓｌが高レベルであるので、Ｑ
Ｌｌが導通し、抵抗Ｒ８工を経てＩＲが流れる。一方、
同様にしてＩＲはＱしδを流れるため、Ｒ８Ｚには流れ
ない。従って、情報がラッチされる。このラッチ状態で
は、列選択信号Ｙ　ｏ　”　Ｙ　ｎが切換ってもラッチ
された情報が変化しないことは、前述の実施例の場合と
同様である。

なおこの実施例においては、書込みサイクルにおいては
ラッチの保持状態をはずさなければならないので、書込
みサイクル中はＣＡＬは低レベルに保つ必要がある。そ
のための論理回路は当業者には明らかであるので説明は
省略する。

第１１図は第３図のセンス回路に対して第９図の回路と
同じ方法でラッチ化した実施例である。

動作は第９図の回路と同様なので省略する。

第１２図は、第４図のＢｉＣＭＯ３回路のセンス回路に
本発明を適用した実施例である。今ＣＬが高レベル、Ｃ
Ｌが低レベルにあり、マット選択信号ＭＯが高レベルに
あり、Ｑｚ　、Ｑｚから成るセンス回路が選択されてい
るものとする。選択されたメモリセルの記憶情報に従っ
て、Ｑｌ　、Ｑｚのいずれかがオン、オフとなる。たと
えばＱｌがオン。

Ｑｚがオフとする。従って、Ｒｓ　ｓに電流が流れＳｌ
が低レベル、ＳＺが高レベルとなる。この状態で、ＣＡ
Ｌが低レベル、ＣＬが高レベルとなると、今までの実施
例と同様Ｑ　Ｌ、　ｔがオン、　Ｑｔ、ｚがオフとなり
、情報がラッチされる。

以上、本発明のセンス回路を先に第２図ないし第４図で
示した特定のセンス回路を例にとって説明してきたが、
他の形式のセンス回路にでも適用できることは言うまで
もない。

ところで、第１図中のアドレスデコーダ３の回路として
は、第１３図に示すようにラッチ機能付デコーダ回路を
用いることができる。

本デコーダ回路は、複数のバッファ回路ＩＬａ〜ＩＬｆ
と複数のＮＡＮＤゲート１２ａ・・・より構成される。

バッファ回路ＩＬａは、２個のトランジスタＱｘ　、Ｑ
ｘと、２個の抵抗Ｒｚ　、Ｒ２と、２個のエミッタホロ
ワ（トランジスタＱ３と電流源Ｉａ＋　トランジスタＱ
４と電流源ＩＥ）とから構成される。その他のバッフ／
回路Ｉｌｂ〜ｌＬｆも、図示を省略しているが、同様の
構成である。

これらのバッファ回路の出力は、ＮＡＮＤゲート１２ａ
の入力トランジスタのベースにそれぞれ印加される。

ＮＡＮＤゲート１２ａは、６個の入力トランジスタＱｃ
ｘ〜Ｑｃｓと参照電圧用トランジスタＱＣ７を基本とす
るＥＣＬゲートで構成されている。

また、第１図に示した各構成要素のうち、上記各実施例
中にて詳述していない部分、すなわちアドレスバッファ
３．３’　、出力バツファ６．ＤＩバッファ７、ＷＥバ
ッファ８およびＲ／Ｗバッファ９として用いるに好適な
ラッチ付バッファ回路の構成例を第１４図に示す。

この図において、クロック信号ＣＬが高レベル（ＣＬが
低レベル）の時は、ｆｌｔ　Ａ　Ｉ　ａｓはトランジス
タＱＣＬＩ　を流れるため、ＱＡ　、Ｑａ　、Ｑｎから
成るカレントスイッチが動作し、入力Ａ、Ｂの値に応じ
て出力が出される（このカレントスイッチは２人力のＯ
Ｒ，ＮＯＲ回路を形成している）。

クロック信号ＣＬが低レベルとなると電流Ｉｃｓはトラ
ンジスタＱＣＬ２を流れるようになり、Ｑ　Ｉ−１１Ｑ
ｔ、ｚから成るカレン１−スイッチが動作するようにな
る。このカレントスイッチはエミッタホロワ・トランジ
スタＱＥｐｔｔ　ＱｅＦｚにより交さ結合されており、
フリップフロップを構成している。従って、クロックＣ
Ｌが低レベルに切換ねると、切換ねる直前の状態が保持
（ラッチ）される。この状態では、入力Ａ、Ｂがどのよ
うに切換わっでも、保持されている情報は変化しない、
情報は、クロックＣＬが高レベルに切換わるまで保持さ
れ、ＣＬが高レベルとなると次の情報が取込まれる。

〔発明の効果〕

本発明のメモリ装置によれば、メモリ動作のサイクル時
間を短縮することができるので、動作の高速化を達成で
きるという効果がある。

また、本発明のセンス回路によれば、回路占有面積ある
いはメモリアクセス時間の増加の弊害をほとんど伴うこ
となく、センス回路にラッチ機能を持たせることができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の半導体メモリ装置の全体構成
を示すブロック図、 第２図、第３図および第４図はラッチ機能を有しないセ
ンス回路の構成例を示す図。 第５図はメモリ装置における信号伝達経路およびアクセ
ス時間の内訳の一例を示す図、第６図は本発明の実施例
の変形例におけるメモリアレー中のマット配置を示す図
、 第７図は第２図のセンス回路にラッチ回路を付加した本
発明の実施例のセンス回路を示す図、第８図および第９
図は第２図のセンス回路にラッチ回路を付加した本発明
の他の実施例のセンス回路の構成図、 第１０図および第１１図は第３図のセンス回路にラッチ
回路を付加した本発明の他の実施例のセンス回路の構成
図、 第１２図は第４図のセンス回路にラッチ回路を付加した
本発明の他の実施例のセンス回路の構成図、 第１３図は本発明のメモリ装置におけるラッチ付デコー
ダ回路の構成例を示す図、 第１４図は本発明のメモリ装置におけるラッチ付バッフ
ァ回路の構成例を示す図である。 ■・・・メモリ装置、２・・・メモリセルアレー、３゜
３′・・・アドレスバッファ、４，４′・・・アドレス
デコーダ、５・・・センス回路、６・・・出力バッファ
、７・・・データ入力（ＤＩ）バッファ、８・・・ライ
トイネーブル（ＷＥ）バッファ、９・・・リード／ライ
ト（Ｒ／Ｗ）バッファ、ＬＬａ〜ＬＬｆ・・・バッファ
回路、ｌ　２　ａ　−Ｎ　Ａ　Ｎ　Ｄゲート、　Ｑ　ｃ
ｓ　〜Ｑ　ａｓ−人力用トランジスタ、ＱＣ７・・・参
照電圧用トランジスタ、Ｑｃａ・・・共通コレクタの電
位変動を抑えるため力 力 図 第 第 Ｐり 力 ■ とダ 力 図 第 デ 図 第 １ρ 図 カ ／１ 力 図

Claims (1)

1. 【特許請求の範囲】 １、メモリセルアレーと、 上記メモリセルアレー中のメモリセルをアクセスする手
   段と、 アクセスされたメモリセルからデータを読み出す手段 とを有する半導体メモリ装置であつて、 上記データを読み出す手段は、その内部に、読み出され
   たデータの信号を保持する手段を有することを特徴とす
   る半導体メモリ装置。 ２、上記データの信号を保持する手段は、上記データを
   読み出す手段の出力部に並列に接続されて成ることを特
   徴とする請求項１記載の半導体メモリ装置。 ３、上記メモリをアクセスする手段は、アドレスデコー
   ダ回路を含み、上記アドレスデコーダ回路はその内部に
   信号を保持する手段を有することを特徴とする請求項１
   記載の半導体メモリ装置。 ４、上記半導体メモリ装置はその内部動作を規定する手
   段を有し、上記内部動作を規定する手段に従つてパイプ
   ライン動作を行なうことを特徴とする請求項１記載の半
   導体メモリ装置。 ５、上記内部動作を規定する手段はクロック信号を発生
   する手段を含み、上記クロック信号に従つてパイプライ
   ン動作を行なうことを特徴とする請求項４記載の半導体
   メモリ装置。 ６、メモリセルアレーと、 上記メモリセルアレー中のメモリセルをアクセスする手
   段と、 上記アクセスされたメモリセルからデータを読み出す手
   段とを有する半導体メモリ装置であつて、 上記メモリセルアレーはＸＹ方向に配列された複数のメ
   モリセルを含み、 上記メモリセルをアクセスする手段は上記ＸＹの各々の
   方向に対応したアドレスバッファ回路およびアドレスデ
   コーダ回路を有し、上記アドレスデコーダ回路の出力に
   よつて上記メモリセルアレー中の所定のメモリセルがア
   クセスされ、 上記データを読み出す手段は上記メモリセルに蓄えられ
   たデータを読み出すセンス回路を有し、上記センス回路
   はその出力線に並列に接続された出力信号を保持するた
   めのラッチ回路を有することを特徴とする半導体メモリ
   装置。 ７、上記データを読み出す手段はさらに出力バッファ回
   路を有することを特徴とする請求項６記載の半導体メモ
   リ装置。 ８、上記アドレスバッファ回路、アドレスデコーダ回路
   および出力バッファ回路は、各々その内部にラッチ回路
   を有することを特徴とする請求項７記載の半導体メモリ
   装置。 ９、上記半導体メモリ装置はクロック信号手段を含み、
   上記センス回路、アドレスバッファ回路、アドレスデコ
   ーダ回路および出力バッファ回路中に含まれるラッチ回
   路と、上記クロック信号手段とによつてパイプライン動
   作を行うことを特徴とする請求項８記載の半導体メモリ
   装置。 １０、上記アドレスバッファ回路と上記アドレスデコー
   ダ回路との間、上記アドレスデコーダ回路と上記センス
   回路との間、および上記センス回路と上記出力バッファ
   回路との間のうちの少なくとも一にラッチ回路を有する
   ことを特徴とする請求項８または９記載の半導体メモリ
   装置。 １１、上記アドレスデコーダ回路が複数段のデコーダ回
   路を有することを特徴とする請求項８または９記載の半
   導体メモリ装置。 １２、上記複数段のデコーダ回路のうちの少なくとも一
   段のデコーダ回路がその内部にラッチ回路を有すること
   を特徴とする請求項１１記載の半導体メモリ装置。 １３、上記複数段のデコーダ回路の段間にラッチ回路を
   有することを特徴とする請求項１１記載の半導体メモリ
   装置。 １４、メモリセルからの信号を読み出すためのセンス回
   路であつて、上記センス回路のセンス出力部に、並列に
   接続されたカレントスイッチ手段を有することを特徴と
   するセンス回路。 １５、上記カレントスイッチ手段は、上記センス出力部
   の信号をラッチする機能を有することを特徴とする請求
   項１４記載のセンス回路。 １６、メモリセル・アレーからの信号を読出すための複
   数個のトランジスタ対より成り、前記対をなすトランジ
   スタのうちの片方がコレクタ・ドットされ、もう片方の
   トランジスタもコレクタ・ドットされており、コレクタ
   ドットされた片方に負荷抵抗を経て読出し電流が流れ信
   号が読出されるセンス回路であつて、上記センス回路は
   更にカレント・スイッチを有し、前記読出された信号を
   前記カレントスイッチにフィードバックし、クロックに
   より制御してコレクタ・ドット部か前記カレント・スイ
   ッチのどちらかに流すようにして情報のラッチを行なう
   ことを特徴とするセンス回路。