JPH02358A - 半導体記憶回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶回路装置、特に配憶情報の書き
込み及び消去が可能な半導体不揮発性記憶素子を使用し
た半導体記憶回路装置に関する。

半導体不揮発性記憶素子として、ゲート絶縁膜中のトラ
ップを利用する形式またはフローティングゲートを利用
する形式とされた絶縁ゲート電界（以下余白） 効果トランジスタが公知である。この種の絶縁ゲート電
界効果トランジスタにおいては、トンネル効果により、
またはアノ、＜ランシエ降伏によって生じたホット・キ
ャリアにより上記ゲート絶縁膜中のトラップ又はフロー
ティングゲートに電荷が注入されると、そのしきい値電
圧が一方の安定な値から他方の安定な値に変化する。上
記の一方のしきい値電圧となっている状態が例えば２進
信号の０と対応させられ、他方のしきい値電圧となって
いる状態が２進信号の１と対応させられる。

上記の電荷は適当な方法により除去することが可能であ
る。

従って、上記の種類の絶縁ゲート型電界効果トランジス
タは記憶情報の書き込み及び消去が可能な不揮発性記憶
素子として使用できる利点を持つている。

上記の半導体不揮発性記憶素子は、その複数個が例えば
半導体基板上に規則的に配置され、記憶情報の読入出し
もしくは書き込みのために選択される。

上記の半導体不揮発性記憶素子は、記憶情報の読み出し
圧必要とされる信号レベルに対し、書き込み時に例えば
上記信号レベルの数倍にも達する高電圧の高レベル信号
を必要とする。

しかしながら、回路素子の特性によって信号レペｐが制
限を受けることが有るので、半導体記憶回路装置は上記
の高レベル信号のために特に考慮された回路装置を必要
とする。

また、半導体記憶回路装置は、上記の高レベル信号を処
理する回路装置の使用によって全体の構成が複雑化する
ので、使用する半導体基板が大型化しないようにし、か
つ動作速度等の性能が害されないように考慮されなけれ
ばならない。

また、一方、か力ぐる半導体回路装置は絶縁ゲート型電
界効果トランジスタを主体として実現されることが要求
されるが、回路構成及び機能向上のために一部バイポー
ラトランジスタを使用することも要求され、かかる半導
体回路装置を一枚の半導体基板に形成した所謂半導体集
積回路装置として実現することが要求される。そして、
かかる半導体集積回路装置としては製造プロセスの効率
化を図る必要があり、従ってできる丈簡単な製造プロセ
スで上記電子回路を実現することが要求される。

従って、この発明の１つの目的は、半導体不揮発性゛記
憶素子を使用した動作速度の速い半導体記憶回路装置を
提供することにある。

この発明の他の目的は、半導体不揮発性記憶素子を使用
した小型化できる半導体記憶回路装置を提供することに
ある。

この発明の他の目的は、半導体基板上に１おいて個々の
回路装置が望ましい位置に配置された半導体記憶回路装
置を提供することにある。

この発明の他の目的は、ゲート絶縁膜のトラフ＼ プな利用する絶縁ゲート電界効果トランジスタのように
電気的に記憶情報の書き込み及び消去かできる半導体不
揮発性記憶素子を使用した新規な半導体記憶回路装置を
提供することにある。

この発明の他の目的は、電気的に記憶情報の書き込み及
び消去ができる半導体不揮発性記憶素子に達する構造と
された半導体記憶回路装置を提供することにある。

この発明の他の目的しよ、高電圧信号の処理に適する回
路装置を提供することにある。

この発明の他の目的は、破壊の起りにくい回路装置′を
提供することにある。

この発明の他の目的は、バイポーラトランジスタと絶縁
ゲート型電界効果トランジスタを含む新規な回路装置を
提供することにある。

この発明の更に他の目的は、上記種々の電子回路装置を
実現するための半導体集積回路装置の製造方法を提供す
ることにある。

以上述べた種々の本発明の目的及び構成は、以下の詳細
な説明及Ｖ添付図面より明らかとなるであろう。

以下、この発明を実施例に基づいて詳細に説明する。

特に制限されないが、以下の実施例においては、半導体
不揮発性記憶素子として、極めて薄いシリコン酸化膜（
ｏｘｉｄｅ　）と、この酸化膜Ｑ上に形成との２層構造
のゲート絶縁膜を持つ絶縁ゲート電界効果トランジスタ
（以下Ｍ　Ｎ　ＯＳと称する）を使用する。このＭＮＯ
Ｓに対しては、記憶情報の書き込みだけでなく消去も電
気的に行なうことかできる。

第１２図は、ＭＮＯＳの断面図を示している。

同図において、ｐ型シリコン領域１０表面に互（・に隔
てられてｎ型ソース領域２及びドレイン領域３が形成さ
れ、上記ソース・ドレイン領域２，３間のｐ型シリコン
領域１０表面に、例えば厚さ２０Ｘのシリコン酸化膜４
と厚さ５００Ｘのシリコン望化膜５とからなるゲート絶
縁膜を介してｎ型多結晶シリコンからなるゲート電極が
形成されている。上記ｐ型シリコン領域１は、ＭＮＯＳ
の基本ゲート領域を構成する。

消去状態もしくは記憶情報が省き込まれて（・ない状態
では、ＭＮＯＳのグーｔｔｉｔ圧ＶＧ対ドレイン箪流Ｉ
Ｄ特性は、例えば第１３図の曲線Ａのようになっており
、そのしきい値電圧は４ボルトの負電圧（以下−４■の
ように記する）になっている。

記憶情報の書き込み又は消去のために、ゲート絶縁膜に
は、トンネル現象によりキャリヤの注入が生ずるような
高電界が作用させられる。

書き込み動作において、基体ゲート１には、例えばはｙ
回路の接地電位のＯＶが印加され、ゲート６には、例え
ば＋２５Ｖの高電圧が印加される。

ソース領域２及びドレイン領域３には、書き込むべき情
報に応じてはｙＯｖの低電圧又は＋２０Ｖのような高電
圧が印加される。

ソース領域２とドレイン領域３との間のシリコン領域１
表面には、上記ゲート６の正の高電圧に応じてチャンネ
ル７゛が誘導される。このチャンネル７の電位はソース
領域２及びドレイン領域３の電位と等しくなる。

ソース領域２及びドレイン領域３に上記のようにＯｖの
電圧が印加されるとゲート絶縁膜には上記ゲート６の高
電圧に応じた高電界が作用する。

その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネル７からキャリアとしての電子が注入される。ＭＮＯ
ＳのＶＧ−ＩＤ特性は第１３図曲腺ＡからＢに変化する
。しきい値電圧は前記の一４■から例えば＋１ｖに変化
する。

ソース領域２及びドレイン領域３に上記のように＋２０
Ｖが印加された場合、ゲート６とチャンネル７との間の
電位差が数■に減少する。このような低電位差では、ト
ンネル現象による電子の注入を起させるには不充分とな
る。そのため、ＭＮＯＳの特性は第１３図の曲線Ａから
変化しなり・。

半導体記憶回路装置においては、１つのディジット線に
複数のＭＮＯＳが結合される。上記の書き込み動作にお
いて、選択されるＭＮＯＳには上記のような電圧が印加
される。非選択とされるＭＮＯＳのグー）ＫははＫＯＶ
の電圧が加えられるかもしくはソース領域及びドレイン
領域に前記の＋２０ｖのような高電圧が印加される。

記憶情報の消去は、ゲート絶縁膜に上記の書き込みにお
ける電界に対し逆方向の高電界を作用させることにより
行なわれろ。この逆方向の高電界によりトンネル現象が
生じ、ゲート絶縁膜にキャリヤとしての正孔が流入され
る。前記の書き込み時に注入された電子が上記の正孔に
よって中和され、その結果ＭＮＯ３の特性は第１３図の
曲線Ｂから再び曲ＨＡにもどされる。

この実施例に従うと、上記の消去のために、例えば基体
ゲート１にＯＶを加えながらゲート６に負の高電圧を加
える構成をとる代りに、後述からより明確になるように
ゲート６にＯＶを加えながら基体ゲート１に＋２５Ｖの
ような正の高電圧を加える構成とする。上記のように基
体ゲート１に正の高電圧を加える構成とすることによっ
て、ゲート６に高電圧を印加するための回路構成を単純
にすることができるようになる。また、書き込み及び消
去のために同−硬性の高電圧を利用できるようになり、
その結果、半導体記憶回路装置の外部端子数及び半導体
記憶回路装置を態動するための電源数を少なくできる。

〜１ＮＯ３の特性が上記第１３図の曲線Ａ又はＢのいず
れか一方になるので、ＭＮＯＳの記憶情報の読み出しは
、例えばゲート電圧ｖＧｆＪ″−ｏｖであるときのソー
ス・ドレイン間の導通状態を検出することにより行なわ
れる。単一極性の信号により１つのディジット線に結合
された複数のＭＮＯＳの１つを選択できるようにするた
めに、単位の記憶要素（以下メモリセルと称する）は、
第１４図に等価回路を示すように、ＭＮＯ３ＱＩとこれ
に直列接続されたスイッチ用絶縁ゲート電界効果トラン
ジスタ（以下スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔと称す
る）Ｑ２とから構成される。読み出し時、ＭＮＯ８Ｑ１
のゲート電圧はＯＶに維持され、スイッチ用Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔのグー）　１４圧は、選択信号によってＯ
Ｖ又は＋５ｖのような正電圧とされる。

第１図は、実施例の半導体記憶回路装置の回路を示して
いる。

この実施例の記憶回路は、Ｘデコーダ、Ｙデコーダ、制
御回路等の比較的低電圧の信号を形成する回路と、書き
込み回路、消去回路等の比較的高電圧の信号を形成する
回路とを含んでいる。

特に制限されないが、上記の低電圧信号を形成する回路
のために電源１：５子■ＣＣに、＋５Ｖの低電源電圧が
供給される。上記電源電圧に応じて、低電圧信号のハイ
レベルは、はｒ＋ｓｖとされ、ロウレベルははｇ回路の
接地電位のＯｖとされる。

上記書き込み回路、消去回路等の回路のために、回路装
置に高電圧端子ＶＰＰが設けられる。この高電圧端子Ｖ
ＰＰには、回路装置に書き込み動作をさせるとき及び消
去動作をさせるとき、はｇ＋２５Ｖのような高電圧が供
給される。上記の高電圧に応じて、高電圧イｇ号のハイ
レベルははｙ＋２５Ｖもしくは＋２０Ｖとされ、ロウレ
ベルははｒＱ■とされる。

第１図において、ＭＡはメモリアレイであり、マトリク
ス配置されたメモリセルＭＳＩＩないしＭＳ２２を含ん
でいる。

同一の行に配置されたメモリセルＭＳＩＩ、ＭＳ１２の
それぞれのスイッチ用ＭＩＳＦＥＴＱ２のゲートは、第
２ワードｍＷ１１に共通接続され、それぞれのＭＮＯ３
ＱＩのゲートは、第２ワード線に共通接続されている。

同様に、他の同一の行に配置されたメモリセルＭＳ２１
．ＭＳ２２のスイッチ用ＭＩＳＦＥＴ及びＭＮＯＳのゲ
ートはそれぞれ第１ワード線Ｗ２１．第２ワード緋Ｗ２
２に共通接続されている。

同一の列に配置されたメモリセルＭＳＩＩ、ＭＳ２１の
スイッチ用ＭＩＳＦＥＴＱ２のドレインはディジット線
Ｄ１に共通接続され、ＭＮＯＳのソースは基準電位ｉ腺
Ｅ　Ｄ　１に共通接続されている。

同線に他の同一の列に配置されたメモリセルＭＳ１２、
ＭＳ２２のスイッチ用ＭＩＳＦＥＴのドレイン及びＭＮ
ＯＳのソースはそれぞれディジット１巌Ｄ２．基準電位
＃ＥＤ２に共通接続されている。

この実施例に従うと、基体ゲートに正の高電圧を印加す
ることによってＭＮＯＳの記憶情報を消去する構成をと
るので、メモリセルを形成する半導体領域は、次に説明
するＸデコーダ、Ｙデコーダ等の周辺回路を形成する半
導体領域と電気的に分断される。上記の半導体領域は後
で説明するように、例えばｈ型半導体基板表面に形成さ
れたｐ型ウェル領域から構成される。

上記の消去のために、（ＩｉＪ々のメモリセルをそれぞ
れ独立のウェル領域に形成したり、同じ行もしくは列に
配置されるメモリセルを共通のウェル領域に形成したり
することができるが、この実施例では、メモリセルの全
体すなわちメモリアレイＭＡを１つの共通なウェル領域
に形成する。

第１図において、ｍｗＥＬＬは、メモリアレイＭＡの共
通の基体ゲートとしてのウェル領域に接続される。

上記第１ワード線Ｗ　１１　ｚ　Ｗ　２１は、それぞれ
ＸデコーダＸＤＩ、ＸＤ２の出力端子に接続され、第２
ワード凌Ｗ１２．Ｗ２２は、書き込み回路ＷＡｌ、ＷＡ
２の出力端子に接続されている。

ＸデコーダＸＤＩは、図示のように、電源ＶＣＣと出力
端子との間に接続されゲート・ソース間が短絡されたデ
イプレッション型負荷ＭＩＳＦＥＴＱ３と、出力端子と
アース端子間に接続され、それぞれのゲートにアドレス
バッファＢＯないしＢ６からの非反転出力もしくは反転
出力を受けるエンハンスメント型ＭＩＳＦＥＴＱ４ない
しＱ６とからなり、実質的にノア回路を構成している。

ＸデコーダＸＤＩは、選択されていないときアドレス入
力線ａＯないしａ６の少なくとも１つにおける信号のハ
イレベルにより、ワード１ｌＶＷ１１にほぼＯＶのロウ
レベル信号を出力し、選択されたとき、アドレス入力線
ａＯないしａ６におけるすべての信号がロウレベルとな
り、はＷ５Ｖのハイレベル信号を出力する。

ＸデコーダＸＤ２は、接続するアドレス入力線が異なる
点を除いて上記ＸデコーダＸＤ１と同一構成にされる。

なお、第１図において、ＭＩＳＦＥＴＱ３のようなデイ
プレッション型ＭＩＳＦＥＴは、図示のようにエンハン
スメント型ＭＩＳＦＥＴと異なった記号で標記されてい
る。

書き込み回路ＷＡＩは、第１ワード＋ＪＷ１１と出力端
子（第２ワード、ＷＷ１２）との間に直列接続されたＭ
ＩＳＦＥＴＱＩ　５．Ｑｌ　６と、上記出力端子と書き
込み及び消去時に前記の＋２５Ｖの電圧が加えられる電
源端子ＶＰＰとの間に接続されたＭＩ　５ＦＥＴＱＩ　
９と、上記出力端子と接地端子との間に直列接続された
ＭＩ　５ＦＥＴＱＩ　７゜Ｑｌ８とからなる。上記ＭＩ
　５ＦＥＴＱＩ　５のゲートは書き込み制御？ｔｉＡＷ
ｌに接続され、ＭＩＳＦＥＴＱＩ８のゲートは読み出し
及び消去制御線ｖｐに接続され、更にＭＩＳＦＥＴＱＩ
６及びＱｌ８のゲートは電源端子ｖＣＣに接続されてい
る。

後で説明する構成の制御回路ＣＲＬにより、曹き込み動
作以外において、上記書き込み制御線Ｗｌの信号ははｒ
ｏｖのロウレベルとされ、制御線マ下の信号ははｒ＋ｓ
ｖのハイレベルとされている。従ってＭＩ　５ＦＥＴＱ
Ｉ　５はオフ状態にあり、これに対しＭＩ　５ＦＥＴＱ
Ｉ　８はオン状態にある。出力端子（第１ワード＋ＪＷ
１２）は、直列接続のＭＩ　５ＦＥＴＱＩ　７とＱｌ８
とを介して回路の接地端子に接続され１．そのためはｒ
ｏｖにされる。

書き込み動作において、電源端子ＶＰＰに＋２５Ｖの高
電圧が加えられ、書き込み制御線Ｗｌに、ＭＩ　５ＦＥ
ＴＱＩ　５をオン状態にさせるようはｙ＋５Ｖのハイレ
ベル信号が加えられ、制御線面に、ＭＩＳＦＥＴＱＩ８
をオフ状態にさせるようはＸ：ＯＶの信号が加えられる
。

上記のＭＩＳＦＥＴＱＩ５のオン状態とＭＩＳＦＥＴＱ
Ｉ８のオフ状態とによって、第２ワードｗｗｘ２の信号
レベルが第１ワード線Ｗｌｌの信号レベルに応じて決め
られるようになる。

すなわち、第１ワード線Ｗｌｌを選択するよう、Ｘデコ
ーダＸＤＩの駆動用ＭＩＳＦＥＴＱ４ないしＱ６がすべ
てオフ状態にされているなら、ＭＩＳＦＥＴＱＩ６．Ｑ
ｌ５及び上記駆動用ＭＩＳＦＥＴＱ４ないしＱ６の電流
経路は構成されない。

従って、第２ワード線Ｗ１２にはＭＩＳＦＥＴＱＩ９を
介してはｇ電源端子ＶＰＰの＋２５Ｖが現われる。すな
わち、選択された第１ワード晦にはＷ＋５Ｖが加わるこ
とに対応して、選択されたワード勝にはｒ＋２５Ｖの電
圧が加わることになる。

第一１ワード線Ｗｌｌが非選択なら、すなわちＸデコー
ダＸＤＩの、駆動用ＭＩＳＦＥＴＱ４ないしＱ６の少な
くとも１つがオン状態とされ【いるなら、ＭＩＳＦＥＴ
ＱＩ６．Ｑｌ５及び上記、駆動用Ｍ　Ｉ　Ｓ　１”　Ｅ
　’ｒ　Ｑ　４ないしＱ６を介して出力端子（第２ワー
ド線Ｗ１２）を接地する電流経路が形成される。その結
果、上記出力端子ははｙｏｖにされる。

上記書き込み回路ＷＡＩにおいて、ゲートに定常的に電
源電圧ＶＣＣを受けるＭＩＳＦＥＴＱＩ６、Ｑｌ７は、
第２ワード線Ｗ１２に加わる高電圧信号がＭＩ　５ＦＥ
ＴＱＩ　５又はＱｌ８のブレークダウンによって制限さ
れてしまうことを防ぐために使用される。

すなわち、例えばＭＩＳＦＥＴＱＩ７を省略した場合、
ＭＩ　５ＦＥＴＱＩ　８のドレインＤに第２ワード線Ｗ
１２の高電圧（＋２５Ｖ）が印加されることになる。上
記ＭＩ　５ＦＥＴＱＩ　８のゲートには、前記のように
制御線ｖｐからはｙｏｖの低電圧が加わっているので、
このＭＩＳＦＥＴＱＩ８のドレイン接合の四りに広がる
べき空乏層が、ゲートの近傍においてこのゲートの低電
圧によって制限されることになる。その結果、ＭＩＳＦ
ＥＴＱ１８のドレイン接合は、比較的低電圧でブレーク
ダウンするようになる。

図示のようにＭＩＳＦＥＴＱＩ７を設けると、ＭＩ　５
ＦＥＴＱＩ　８のドレインに加わる電圧は、電源電圧ｖ
ＣＣからＭＩＳＦＥＴＱＩ７のしきい１直電圧だけ増加
した値の電圧にクランプされる。

その結果、ＭＩＳＦＥＴＱＩ８のブレークダウンが防止
される。ＭＩＳＦＥＴＱＩ７は、そのゲートが電源ＶＣ
Ｃに接続されているので比較的高いドレイン耐圧を持つ
ことになる。

ＭＩ　５ＦＥＴＱＩ　６も上記ＭＩ　５ＦＥＴＱＩ　７
と同様な理由によって使用される。

この実施例を従うと、前記のようなウェル領域を使用す
る構成が有効に利用される。

首き込み回路ＷＡＩにおける負荷ＭＩＳＦＥＴＱ１９は
、他のＭＩＳＦＥＴＱＩ５ないしＱ１８などのＭＩＳＦ
ＥＴを形成するウェル領域に対し独立したウェル領域に
形成される。すなわち、ＭＩ　５ＦＥＴＱＩ　９の基本
ゲートは、他のＭＩＳＦＥＴの基体ゲートから電気的に
分離される。

上記負荷ＭＩＳＦＥＴＱ１９は、図示のようにその基体
ゲートとソースとが短絡されており、基体ゲートからソ
ース・ドレイン間のチャンネルに高電圧が作用しないよ
うにされている。

図示の接続に対し、基体ゲートが他のＭＩＳＦＥＴと同
様に接地端子に接続されている場合、出力端子（第２ワ
ード線Ｗ１２）で必要とする電圧が大きいので、基板バ
イアス効果によるＭ　Ｉ　Ｓ　ＦＥＴＱ１９のしきい値
電圧の増加が他の低電圧を処理するためのＭＩＳＦＥＴ
に比べて著るしく大きくなる。その結果、上記の出力端
子（第２ワード線Ｗ１２）で必要とする電圧に対し、高
電圧端子ＶＰＰに供給する電圧を大幅に大きくしなけれ
ばならなくなる。

これに対し、図示の接続の場合、基体ゲートの電圧がソ
ースの電圧と等しくなるので、基板ノ（イアス効果によ
るＭＩＳＦＥＴＱＩ　９のしきい値電圧の増加を実質的
に無視できるようになる。その結果、高電圧端子Ｖ、Ｐ
Ｐに供給する高電圧を比較的小さくすることができるよ
うになる。

上記のように、高電圧端子ＶＰＰに供給する電圧を低下
させても良い構成とすることにより、この高電圧端子Ｖ
ＰＰが接続される各種のｐｎ接合の耐圧を異常に高くす
ることが必要なくなるかもしくはｐｎ接合における各種
の望ましくないリーク電流を減少させることができる。

さらに、高電圧端子ＶＰＰに接続する配線かもの電界に
よって半導体表面に望ましくない寄生チャンネルが誘起
されてしまうことを防ぐこ１とができる。

メモリアレイＭＡの各基準電位ＨＥＤ１．ＥＤ２は、書
き込み禁止回路ＩＨＡＩに接続されている。

書き込み禁止回路ＩＨＡＩにおいて、基準電位＠ＥＤ１
と接地端子との間に直列接続されたＭ　ｌ５ＦＥＴＱ２
０とＱ２１とが単位スイッチ回路を構成している。この
単位スイッチ回路におけるＭＩ　５ＦＥＴＱ２１は制御
回路ＣＲＬから制御ｉ１　ｒを介し・：て制御信号を受
ける。上記制御信号は、記憶情報の読み出し動作のとき
上記ＭＩＳＦＥＴＱ２１をオン状態とするよう、＋５Ｖ
のレベルとされ、舊き込み動作及び消去動作のときオフ
状態とするようＯ■のレベルとされる。

従って、上記単位スイッチ回路は、読み出し動作のとき
上記基準電位５ＥＤ１をはｙＯＶにする。

上記基準電位線ＥＤＩと高電圧信号＃ＩＨＶとの間にＭ
ＩＳＦＥＴＱ２２が接続されている。上記高電圧信号線
ＩＨＶには、後述する書き込み禁止電圧発生回路ＩＨＡ
２から、書き込み動作及び消去動作の時はに＋２０　Ｖ
の高電圧レベルとされ、読み出し動作のときはｙＯｖと
される信号が印加される。

従って、書き込み動作及び消去動作において、上記単位
スイッチ回路のＭＩ　５ＦＥＴＱ２１がオフ状態にされ
ると、基準電位線ＥＤＩには、Ｍ　ｌ５ＦＥＴＱ２２を
介して上記高電圧信号線ＩＨＶから高電圧が印加される
。

基準電位線ＦＤ２と接地端子との間にはＭＩＳＦＥＴＱ
２３とＱ２４とからなる前記と同様な単位スイッチ回路
が接続され、基準電位ｉｓ　Ｅ　Ｄ　２と高電圧信号ａ
　Ｉ　ＨＶ　トノ間にハＭ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ２５
が接続される。

上記書き込み禁止回路Ｉ　Ｉ−Ｉ　Ａ　Ｉ　において、
ゲートに＋５ｖの電源電圧ＶＣＣを受けるＭＩＳＦＥＴ
Ｑ２０．Ｑ２３は、基準電位線ＥＤＩ、ＥＤ２に上記の
ような高電圧が加えられるので、前記の書き込み回路Ｗ
ＡＩにおいて設けたＭＩＳＦＥＴＱ１６．Ｑ１７と同様
な理由で使用される。

ＭＩＳＦＥＴＱ２２．Ｑ２５は、前記ＭＩＳＦＥＴＱ１
９と同様に、基板バイアス効果によるしきい値電圧の増
加を防ぎ、高電圧信号１１１ＨＶの高電圧に対し、基準
電位線ＥＤＩ、ＥＤ２の電圧が低下しないようＫするた
めに、独立のウェル領域に形成される。

メモリアレイＭＡの各ディジット線ＤＩ、　　Ｄ２と共
通ディジット１ｆＳＣＤとの間にＹゲート回路ＹＧｏが
接続される。

Ｙゲート回路ＹＧＯにおいて、ディジット線Ｄ１と共通
デイツク）［Ｃ’　Ｄとの間に直列接続されたＭＩ　５
ＦＥＴＱＩ　１とＱ１２とは単位ゲート回路を構成し、
ＹデコーダＭＤＩの出力に応じて上記ディジット線ＤＩ
と共通ディジットｉｉ＋ｌ１ＩＣＤとを結合する。同様
に、ＭＩ　５ＦＥＴＱＩ　３とＱ１４とが曲の単位ゲー
ト回路を構成し、この単位ゲート回路はＹデコーダＹＤ
２の出力に応じてディジン１ｌＤ２と共通ディジット線
を結合する。

書き込み動作時及び消去動作時に各ディジットｉＤ１．
Ｄ２に高電圧信号が現われるので、上記Ｙゲート回路Ｙ
ＧＯにおける単位スイッチ回路は、図示のようにゲート
に＋５ｖの電源電圧を受けるＭＩＳＦＥＴＱ１２．Ｑ１
４を使用する。

ＹデコーダＭＤＩ、ＹＤ２は、前記ＸデコーダＸＤＩ、
ＸＤ２と類似の構成とされ、アドレスバッファＢ７ない
しＢＩＯから出力するアドレス信号Ａ７ないしＡＩＯの
非反転信号ａ７ないしａｌＯ及び反転信号ａ７ないしａ
ｌｏを選択的に受けることにより、それぞれの出力線Ｙ
ｌ、Ｙ２に、選択時に＋５■のハイレベルとなり、非選
択時にＯＶとなるデコードイ言号な出力する。

Ｙゲート回路ＹＧＯに接続した共通ディジット繭ＣＤに
は、センス回路ＩＯ８及びデータ入力回路ＩＯＷが接続
される。

〜センス回路ＩＯ３は、図示のようにゲートソース間が
接続された負荷ＭＩＳＦＥＴＱ４７と、ゲ−１に制御ａ
ｆからの信号を受けるスイッチＭＩＳＦＥＴＱ４８とか
らなる。導み出し動作において、ｈｔにおける信号が＋
５ｖのハイレベルとされることによって上記スイッチＭ
ＩＳＦＥＴＱ４８がオン状態とされる。

上記センス回路ＩＯ８の出力が、インバータ１１４．１
１５．ノア回路ＮＲ３，ＮＲ４及びＭＩＳＦＥＴＱ４９
．Ｑ５０からなる出力バッファ回路ｌ０ＲＫ供給される
。

出力バッファ回路ＩＯＲにおいて、ノア回路ＮＲ３，Ｎ
Ｒ４のそれぞれの一方の入力端子は制御＃Ｃ８１に接続
されている。上記制御ＮＣ８１の信号は、読み出し動作
時に０■のロウレベルとされ、書き込み及び消去動作時
に＋５■のハイレベルとされる。上記ノア回路ＮＲ３の
他方の入力端子はインバータｌＮ１４の出力端子に接続
され、ＮＲ４の他方の入力端子は上記インバータｌＮ１
４の出力を受けるインバータＩＮＩ　５の出力端子に接
続されている。

従って、上記ノア回路ＮＲ３とＮＲ４は、読み出し動作
時に、互いに逆相の信号を出力する。直列接続されたＭ
ＩＳＦＥＴＱ４９とＱ５０とは、上記ノア回路ＮＲ３と
ＮＲ４とによってプッシュプル駆動される。

制御線Ｃ８１の信号がハイレベルなら、上記ノア回路Ｎ
Ｒ３とＮＲ４が、いずれもＯｖのロウレベル信号を出力
し、ＭＩＳＦＥＴＱ４９及びＱ５０の両方がオフ状態に
される。上記出力バッファ回路ＩＯＲの出力端子は、入
出力端子ＰＯに接続されている。上記のＭＩＳＦＥＴＱ
４９及びＱ５０の同時のオフ状態において、出力バッフ
ァ回路はその出力インピーダンスが著るしく高くなり、
従りて入出力端子ＰＯに加わる入力信号を制限しない。

上記出力バッファ回路ＩＯＲにおいて、電源端子ｖＣＣ
と出力端子との間に接続される上記ＭＩＳＦＥＴＱ４９
は、他のＭＩＳＦＥＴのウェル領域とは独立のウェル領
域に形成される。基体ゲートとしてのウェル領域は、そ
のソースに接続される。その結果、基板バイアス効果に
よるしきい値電圧の増加が実質的に無くなるので、出力
バッファ回路ＩＯＲは、はｙ電源電圧ｖＣＣのハイレベ
ル信号を出力できるようになる。

データ入力回路ＩＯＷは、図示のように入カパツファ回
路ＩＮＩ　６と、この入カバソファ回路の出力によって
制御されるＭＩ　５ＦＥＴＱ５１と、このＭＩ　５ＦＥ
ＴＱ５１のドレインと共通ディジット線ＣＤとの間に接
続され、ゲートに制御線ＷＪからの信号を受けるＭＩ　
５ＦＥＴＱ５２とから構成されている。

書き込み禁止電圧発生回路ＩＨＡ２は、図示のようにＭ
ＩＳＦＥＴＱ２６ないしＱ３６から構成されている。上
記ＭＩＳＦＥＴＱ２６ないしＱ２８は、第１の高電圧イ
ンバータを構成し、制御線Ｗｌからの低電圧系の制御信
号を受けることにより、出力端子、すなわちＭＩＳＦＥ
ＴＱ２７のドレインに高電圧系の信号を出力する。図示
の接続によりその出力信号レベルははＸＯＶからＶＰＰ
まで変化する。ＭＩＳＦＥＴＱ２９ないしＱ３１は第２
の高電圧インバータを構成し、上記第１の高電圧インバ
ータと同じ信号を受けることによりＭＩ　５ＦＥＴＱ３
０のドレインに高電圧系の信号を出力する。その出力信
号レベルはほに＋５Ｖ（ｖＣＣ）からＶＰＰまテ変化す
る。ＭＩ　５ＦＥＴＱ３２ないしＱ３６は、高電圧プッ
シュプル回路を構成している。上記第１．第２の高電圧
インバータ及びプッシュプル出力回路において制御信号
を受けるＭＩＳＦＥＴＱ２８．Ｑ３１．Ｑ３６とそれぞ
れの出力端子との間に接続され、ゲートに＋５■の電源
電圧を受けるＭＩＳＦＥＴＱ２７゜Ｑ３０．Ｑ３５は、
前記のＭＩ　５ＦＥＴＱＩ　６゜Ｑ１７等と同様に、回
路の高出力電圧を保証するために使用される。第１及び
第２の高電圧インバータにおける負荷ＭＩＳＦＥＴＱ２
６．Ｑ２９は、図示のように、基体ゲートがそれぞれの
ソースに接続され、基板バイアス効果による出力電圧の
低下ヲ無＜シ、プッシュプル出力回路のＭＩＳＦＥＴＱ
３３及びＱ３２．Ｑ３４を充分に駆動できるように構成
されている。

上記プッシュプル出力回路において、ＭＩＳＦＥＴＱ３
２は、第１の高電圧インバータの出力がはｙＯｖである
ときＫＭＩ　５ＦＥＴＱ３３１７））’Ｌ／インに加わ
る電圧を制限するために使用される。

すなわち、第１の高電圧インバータの出力がはｙＯＶで
あるとき、第２の高電圧インバータはその基準電位が＋
５ｖの低電圧とされているので、＋５Ｖを出力する。そ
の結果、ＭＩ　ＳＦｇＴＱ３２のゲートに＋５■が印加
され、ＭＩＳＦＥＴＱ３３のドレイン電圧が制限される
ことになる。ＭＩ　５ＦＥＴＱ３４は、第１．第２の高
電圧インバータの出力が高電圧になったことにより出力
線ＩＨＶが＋２０Ｖの高電圧にされた後、上記第１゜第
２の高電圧インバータの出力がはｙｏｖのロウレベルに
なったとき、出力ＡＩＩＨＶからＭＩＳＦＥＴＱ３３の
ソースに加わる高電圧を制限するために使用される。そ
の結果、スイッチ動作させられるＭＩＳＦＥＴＱ３３の
ソース及びドレイン接合の不所望なブレークダウンが防
止される。

消去回路ＥＲ３は、ＭＩ　５ＦＥＴＱ４０ないしＱ４２
からなる高電圧インバータと、ＭＩＳＦＥＴＱ４３ない
しＱ４６及びバイポーラトランジスタＱ４４とからなる
プッシュプル回路とによって構成されている。上記高電
圧インバータは、前記書き込み禁止電圧発生回路Ｉ　Ｈ
Ａ　２と同様な構成とされている。

上記プッシュプル出力回路において、バイポーラトラン
ジスタＱ４４とＭＩ　５ＦＥＴＱ４３は並列接続され、
上記高電圧インバータの出力によって駆動される。メモ
リアレイを形成するウェル領域は、後で説明する回路装
置の構造から明らかなように、消去回路に対し、重い容
量性負荷を構成する。従って、消去回路ＥＲ８は、高速
の消去動作を行なわせるために、充分低い出力インピー
ダンス特性を持つことが必要とされる。バイポーラトラ
ンジスタは、半導体集積回路装置において、比較的小型
寸法（面積）で形成されてもＭＩＳＦＥＴに対し充分低
い動作抵抗特性を示す。従って、図示のようにバイポー
ラトランジスタＱ４４を出力トランジスタとする消去回
路ＥＲ８は、半導体集積回路装着に小面積で形成されて
もメモリアレイＭＡのウェル領域を充分高速で駆動する
。上記ＭＩＳＦＥＴとともに同一半導体基板上に形成さ
れるバイポーラトランジスタの構造、Ｉ！法は後で説明
される。

上記消去回路ＥＲ３において、バイポーラトランジスタ
Ｑ４４のみを防用する場合、このバイポーラトランジス
タのしきい値電圧（ベース・エミッタ間電圧）が、例え
ば０．６ｖあるので、ＭＩＳＦＥＴＱ４０ないしＱ４２
からなる上記高電圧インバータがはｇ電源電圧■ＰＰの
信号を出力しても出力線ｌに出力される電圧信号が上記
トランジスタＱ４４のしきい値電圧だけ低下する。

図示の消去回路ＥＲ３は、基体ゲートが上記高電圧イン
バータの負荷ＭＩＳＦＥＴＱ４０の基体ゲートと一体に
され、この基体ゲートとともにゲートが上記負荷ＭＩＳ
ＦＥＴＱ４０のソース、すなわち高電圧インバータの出
力端子に接続されたデイプレッション型ＭＩ　５ＦＥＴ
Ｑ４３を上記バイポーラトランジスタＱ４４と並列に接
続している。上記ＭＩ　５ＦＥＴＱ４３は、基体ゲート
の高電位がはｙ電源電圧ｖＰＰまで上昇するので、基板
バイアス効果によるしきい値電圧の増加が実質的にない
。従って、出力ｆｆ１ＡＩＩｃおける高電圧は、上記Ｍ
Ｉ　５ＦＥＴＱ４３によってはｙ電源電圧ＶＰＰまで上
昇させられるようになる。

上記ＭＩ　５ＦＥＴＱ４３の基体ゲートは、図示の接続
からそのソース、すなわち出力ｉＮ　１３に接続されて
も良い。このようにした場合でも基板バイアス効果によ
る出力１［の出力レベルが低下してしまうことを防ぐこ
とができる。しかしながら、このようにすると、回路装
置の構造上、ＭＩＳＦＥＴＱ４０の基体ゲートとしての
ウェル領域とＱ４３の基体ゲートとしてのウェル領域と
を共通にできなく、互いに分離しなければならなくなる
。

ウェル領域の相互に所定の間隔が必要であるので、必要
とする半導体基板の面積を増加させなければならないと
いう不利益を生じる。

制御回路ＣＲＬは、インバータＩＮＩないしｌＮｌ２、
ナンド回路ＮＡＩないしＮＡ４、ノア回路ＮＲＩ、ＮＲ
２および直列接続）Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ３７ない
しＱ３９からなる。この制御回路ＣＲＬは、外部端子Ｐ
ＧＭ、Ｃ８及びＶＰＰにそれぞれ書き込み制御信号、チ
ップ選択信号、書き込み及び消去信号を受け、前記書き
込み禁止電圧発生回路ＩＨＡ２からの出力信号を受ける
ことにより線Ｃ８１，Ｆ、　ＷＡ’、　Ｗｌ及びｖｐＫ
制御信号を出力する。

上記端子ＶＰＰに供給される信号は前記書き込み回路Ｗ
ＡＩ、ＷＡ２、書き込み禁止電圧発生回路Ｉ　ＨＡ　２
及び消去回路ＥＲ３に対する電源電圧として共用される
刊２５Ｖの高電圧系の信号である。

制御回路ＣＲＬは、上記端子ＶＰＰの信号が所定レベル
以上になったときだけ曹き込み又は消去動作の制ｆ１を
行なうよう、上記のようなＭＩＳＦＥＴＱ３７ないしＱ
３９からなるレベルシフト回路を含んでいる。

上記第１図の半導体記憶回路の動作は第２図ないし第４
図のタイミングチャートを使用して次のように説明され
る。なお、第２図は読み出し動作のタイミングチャート
を示し、第３図は消去動作のタイミングチャートを示し
ている。更に第４図は書き込み動作のタイミングチャー
トを示している。

読み出し動作においては、端子ＰＧＭにおける書き込み
制御信号がはｙｏｖのロウレベルとされている。また端
子ＶＰＰは、はｙｏＶにされるかもしくはフローティン
グにされており、ゲートに＋５　Ｖ（７）ｉ圧Ｖ　ＣＣ
を受けているＭＩＳＦＥＴＱ３９のドレインにははｙｏ
Ｖの書き込み及び消去制御信号が現われている。

上記端子ＶＰＰにおけるロウレベルの誉き込み制御信号
及びＭＩ　５ＦＥＴＱ３９のドレインにおけるロウレベ
ルの薔き込み及び消去信号により、制御線ｔ’、Ｗｌ及
びｖｐにおける信号は、ハイレベルになっており、ｗｌ
における信号はロウレベルになっている。

従って、メモリアレイＭＡの各基準電位線ＥＤ１．ＥＤ
２は書き込み禁止回路ＩＨＡＩによってはｙＯ■にされ
ており、各第２ワードＪＷ１２゜Ｗ２２も同様に書き込
み回路ＷＡＩ、ＷＡ２によってはＫＯＶにされている。

タイミングは特に制限されないが、例えば時刻ｔｏにお
いて、アドレス入力端子ＡＯな（・ＬＡＩＯにおける信
号が選択するメモリセルに対応してセットされる。例え
ば、選択するメモリセルシカ″−ＭＳ１１であるとする
と、アドレスノ（ツファＢＯな〜・しＢ６の出力によっ
てＸデコーダＸＤＩの出力カーハイレベルとなり、また
アドレスデコーダＢ７ないしＢＩＯの出力によってＹデ
コーダＭＤＩの出力がハイレベルとなる。

その結果、メモリセルＭＳＩＩのＭＮＯ３ＱＩのドレイ
ンと共通ディジットｉ＃ｃＤとの間にＭＩＳＦＥＴＱ　
　１．ＱＩＯ，ディジット勝Ｄ１及びスイッチ用ＭＩ　
５ＦＥＴＱ２を介する電流経路カー形成される。また、
制御線ｒにおける信号の〕・イレベルによって、共通デ
ィジットＭＣＤとセンス回路ＩＯ３の負荷ＭＩ　５ＦＥ
ＴＱ４７どの間に電流経路が形成される。

メモリセルＭＳＩＩのＭＮＯ３ＱＩが第１３図Ａの特性
のようにオン状態となっているなら、センス回路ＩＯ８
の出力線は、上記電流経路とＭＮＯ３ＱＩを介して接地
されることなる。その結果、センス回路ＩＯ３の出力線
はロウレベルになる。

上記メモリセルＭＳ１１のＭＮＯ３ＱＩが第１３図Ｂの
特性のようにオフ状態となっているなら、負荷ＭＩ　５
ＦＥＴＱ４７に対する電流経路が構成されず、その結果
、センス回路ＩＯ８の出力線はハイレベルとなる。

時刻ｔ１において、端子Ｃ８におけるチップ選択信号が
ハイレベルからロウレベルにされることによって、はｇ
同時刻ｔ２において制御線Ｃ８１における信号がロウレ
ベルになる。その結果、出力バッファ回路ＩＯＲは、高
出力インピーダンス状態から上記センス回路ＩＯ３の出
力レベルに応じた信号を出力するようになる。例えばセ
ンス回カバツ７ア回路ＩＯＲは、出力端子にノ・イレベ
ル信号を出力する。

時刻ｔ３においてチップ選択信号がロウレベルからハイ
レベルにもどると、はｙ同時刻ｔ４において制御線Ｃ３
Ｉの信号がロウレベルからノ・イレペルになり、これに
応じて、出力バッファ回路■ＯＲは再び高出力インピー
ダンス状態になる。

消去動作のために、予め端子ＶＰＰに＋２５Ｖの書き込
み及び消去信号が加えられ、端子Ｃ８に０■のロウレベ
ルのチップ選択信号が加えられる。

制御線面における信号は、上記レベルのチップ選択信号
によってノ・イレベルとなっており、従って書き込み回
路ＷＡＩ、ＷＡ２は第２ワード線Ｗ１２．Ｗ２２をは・
ｒｏｖにしている。

第３図のように、時刻１１０において書き込み制御信号
がノ・イレベルにされると、これに応じてナンド回路Ｎ
Ａ４の出力がロウレベルになる。上記ナンド回路ＮＡ４
のロウレベル信号によって消去回路ＥＲ８は、そのＭＩ
ＳＦＥＴ、Ｑ４２及びＱ４６がオフ状態となるので、出
力ｔｔ　ｉに＋２５０高電、圧を出力する。

前記のように第２ワード＃Ｗｘ　２．　Ｗ２２における
信号がＯＶにされているので、消去回路ＥＲ８の出力に
よってウェル領域ＷＥＬＬが＋２５ｖの高電圧とされる
とメモリアレイのＭＮＯＳのゲート絶縁膜に消去のため
の高電圧が加えられることになる。

上記ウェル領域の正電圧は、メモリセルのＭＮＯ３ＱＩ
及びスイッチ用ＭＩ　５ＦＥＴＱ２のソース接合及びド
レイン接合を順方向にバイアスする方向にある。従って
、基準電位線ＥＤＩ、ＥＤ２、デイツク）ｉＤＩ、Ｄ２
の少なくとも１つと回路の接地端子との間に電流経路が
形成されているとウェル領域に加えるべき電圧は低下し
てしまう。

図示の回路は、上記のウェル領域の電圧の低下を防ぐよ
う、次のように動作する。

制御翻ｔにおける信号は、上記時刻ｔｌｏとはｙ同じ時
刻ｔｌｌにおいて上記書き込み制御信号が・・イレペル
になることに対応してロウレベルになる。

上記制御線ｒにおける信号によって書き込み禁止回路Ｉ
ＨＡＩのＭＩＳＦＥＴＱ２，１．Ｑ２４及び書き込み禁
止電圧発生回路ＩＨＡ２のＭＩＳＦＥＴＱ３６がオフ状
態とされる。その結果、メモリアレイの各基準電位線Ｅ
ＤＩ、ＥＤ２は実質的にフローティングされる。

制御線Ｗｌにおける信号は、チップ選択信号のロウレベ
ルに応じてロウレベルになっている。従って共通ディジ
ット線ＣＤに接続するデータ入力回路ＩＯＷにおけるＭ
Ｉ　５ＦＥＴＱ５２はオフ状態にある。他方、上記共通
ディジット線ＣＤに接続するセンス回路ＩＯ８における
ＭＩＳＦＥＴＱ４８は、上記制御線ｒにおける信号によ
ってオフ状態になる。

共通ディジット線ＣＤのフローティングによって、Ｙゲ
ートＹＧＯの動作にかかわらずに、メモリアレイＭＡの
各ディジット線Ｄ　Ｉ　、　　Ｄ　２はフローティング
になる。

時刻ｔｌｌにおいて、端子ＰＧＭにおける信号がロウレ
ベルにもどると、これに応じて、消去回路ＥＲＳの出力
もロウレベルにもどる。

消去動作が上記のように、チップ選択状態において行な
われるのに対し、書き込み動作はチップ非選択状態、す
なわち端子Ｃ８の信号のロウレベルにおいて行なわれる
。書き込み動作のために、予め端子ＶＰＰに＋２５Ｖの
書き込み及び消去信号が加えられる。

時刻ｔ２０において例えばメモリセルＭＳＩＩを選択す
るようアドレス信号ａがセットされる。

すなわち、ＸデコーダＸＤＩによりて第１ワード線Ｗｌ
ｌがハイレベルとされ、ＹデコーダＭＤＩによって線Ｙ
１がハイレベルとされる。

時刻ｔ２１において、書き込むべき情報が端子ＰＯに加
えられる。書き込むべき情報が０なら、端子ＰＯはＯｖ
にされ、これに応じてデータ入力画ＭＩＯＷのＭＩ　５
ＦＥ＝ＴＱ５１は、入力バッファ回路ｌＮ１６から＋５
■のノ・イレペル信号を受け、オン状態となる。書き込
む情報が１、すなわち例えば＋５Ｖなら、上記ＭＩＳＦ
ＥＴＱ５１は入力バッファ回路ｌＮ１６から出力する０
■によりてオフ状態になる。

時刻ｔ２２において端子ＰＧＭの書き込み制御信号がハ
イレベルになると、制御回路ＣＲＬにおけるインバータ
ＩＮＩ、ＩＮ２及びノア回路ＮＲ２によって生ずる若干
の遅延時間の後の時刻ｔ２３に制御線Ｙにおける信号が
ロウレベルになる。その結果、書き込み禁止回路ＩＨＡ
ＩのＭＩＳＦＥＴＱ２１．Ｑ２４、書き込み禁止電圧発
生回路■ＨＡ２のＭＩＳＦＥＴＱ３６及びセンス回路■
Ｏ８のＭＩＳＦＥＴＱ４８がオフ状態となる。

上記時刻ｔ２３から若干の遅延時間の後の時刻ｔ２４に
おいて、制御ｉＷｅの信号がロウレベルになる。上記制
御線Ｗｅの信号により、書き込み禁止電圧発生回路ＩＨ
Ａ２は線ＩＨＶにはｙ＋２０■の高電圧を出力するよう
になり、これに応じて、メモリアレイの各基準電位線Ｅ
Ｄ１．ＥＤ２は上記の＋２０Ｖになる。

上記時刻ｔ２４とはｙ同時刻において、制御線Ｗｅの信
号はハイレベルになる。これに応じて、データ入力回路
２０ＷのＭＩＳＦＥＴＱ５２がオン状態にされる。同じ
時刻において、書き込み回路ＷＡＩ、ＷＡ２のＭＩＳＦ
ＥＴＱ１５がオン状態にされる。

上記書き込み禁止電圧発生回路Ｉ　ＨＡ　２の出力＠　
Ｉ　ＨＶの信号が充分に高電圧になると、この線ＩＨＶ
の信号を受ける制御回路ＣＲＬは、時刻ｔ２５において
制御線ｖＰにロウレベルの信号を出力する。上記の制御
線ｖＰにおける信号は次に説明するように、書き込み開
始信号とされる。上記のように、線ＩＨＶの信号が充分
な書き込み禁止レベルとなった後に書き込み開始信号を
出力させる構成とすることにより、選択しないメモリセ
ルに誤って情報が書き込まれてしまうことを防止するこ
とができる。

上記のように、制御線ｖＰにおける信号がロウレベルに
なることによって、書き込み回路ＷＡＩ。

ＷＡ２のＭＩＳＦＥＴＱ１８はオフ状態になる。

薔き込み回路ＷＡＩは、第１ワード線Ｗ１１が選択され
ほに＋５Ｖとされているので、第２ワード１ＱＷ１２に
はＭ＋２５Ｖの高電圧を出力する。

書き込み回路ＷＡ２は、第１ワード線Ｗ２１が非選択で
ありほぼ０■とされているのでこれに応じて第２ワード
線Ｗ２２にほぼＯｖを出力する。

選択スべきメモリセルＭＳＩＩにおけるＭＮＯ８ＱＩは
、スイッチ用ＭＩ　５ＦＥＴＱ２、ディジット線Ｄ１、
ＹゲートＹＧＯのＭＩＳＦＥＴＱ１２、Ｑｌｌ、共通デ
ィジット機ＣＤ及びＭＩＳＦＥＴＱ５２を介して入カパ
ッファ回路ＩＮＩ　６の出力を受けるＭＩＳＦＥＴＱ５
１に結合される。書き込むべき情報が１であるなら、上
記ＭＩＳＦＥＴＱ５１のオン状態によって、メモリセル
ＭＳ　１１におけるＭＮＯ３ＱＩは、そのドレイン及び
ソースがほぼＯＶとなり、そのゲート（第２ワード線Ｗ
２２）の高電圧によってゲート絶縁膜中に電子が注入さ
れる。書き込むべき情報がＯであるなら、上記ＭＩＳＦ
ＥＴＱ５１のオフ状態によって上記メモリセルＭＳ１１
におけるＭＮＯ８ＱＩのソース及びドレインが前記曹き
込み禁止電圧発生回路ＩＨ，Ａ２の＋２０Ｖにされる。

従って上記のような電子は注入されない。同一デイツク
ＩＤ１に結合される他の行のメモリセルＭＳ２１には、
第２ワード線Ｗ２２の信号が前記のようにほぼＯＶとさ
れるので、情報は書き込まれない。

他のデイツクｌｊ！Ｄ２は、対応するＹゲートＹＧＯに
おけるＭＩ　５ＦＥＴＱＩ　３がオフ状態であるので、
書き込み禁止電圧発生回路ＩＨＡ２の出力によって＋２
０Ｖに維持される。

端子ＰＧＭにおける書き込み制御信号が時刻ｔ２６にお
いてロウレベルになると、第３図に示すように、それぞ
れ時刻ｔ２７．ｔ２８．ｔ２９において制御線ｖＰ、ｗ
ｅ、ｒにおける信号がハイレベルとなる。それに応じて
、第２ワードｔｉｊｗ　１２、基準電位線ＥＤ１の信号
もほぼＯになる。

本発明の半導体記憶回路は、例えば１６にビットのよう
な比較的大容量にされ得る。

第５図は、第１図の回路を使用した半導体記憶回路のブ
ロック図を示している。

第５図において、メモリアレイＭＡは、例えば１２８行
×１２８列に配置された１６３８４個のメモリセルを含
んでいる。上記メモリアレイＭＡに対し、アドレスバッ
ファＢＯないしＢ６からの７ビツトのアドレス入力信号
を受けることにより１２８のメモリセル行を選択するＸ
デコーダＸＤが設けられる。また、メモリセル列の１６
個ずつを選択する８個のＹゲートＹＧＯないしＹＯ２が
設けられ、これらのＹゲートは、アドレスバッファＢ７
ないしＢＩＯからの４ピツトのアドレス入力信号を受け
るＹデコーダＹＤによって制御される。上記Ｙグー）Ｙ
ＧＯないしＹＯ２に対応して、それぞれ第１図のような
センス回路、出カバノア７回路及びデータ入力回路を含
む入出力回路工０ないし■７が設けられている。各メモ
リセル列のそれぞれに対応して第１図のようなＭＩ　５
ＦＥＴＱ２０ないしＱ２２を含み、かつ１個の書き込み
禁止電圧発生回路を含む書き込み禁止回路ＩＨＡが設け
られ、メモリセル行に対応して書き込み回路ＷＡが設け
られる。更に、制御回路ＣＲＬ及び消去回路ＥＲ８が設
けられる。

従って、第５図の半導体記憶回路は、１１ビツトすなわ
ち２０４８個の番地に８ビツトの情報を記憶する。

上記のように、メモリセルをＭＮＯＳとスイッチ用ＭＩ
ＳＦＥＴとによって構成し、Ｘデコーダと書き込み回路
とを相互において独立の回路とすることによって、Ｘデ
コーダの構成を単純にすることができる。そのため、Ｘ
デコーダによるワード緑の選択を高速化することが容易
になり、高速動作の記憶回路を提供することができるよ
うになる。

書き込み禁止回路におけるＭＩ　５ＦＥＴＱ２２゜Ｑ２
５のソースは、第１図のように基準電位線ＥＤＩ、ＥＤ
２に接続される代りに例えばディジット線Ｄ１、Ｄ２に
接続されても良い。上記のようにした場合でもメモリア
レイに書き込み禁止電圧を供給することが可能である。

しかしながら、上記のようにすると、各ディジット線Ｄ
Ｉ、Ｄ２に上記ＭＩＳＦＥＴＱ２２．Ｑ２５の接合容量
、配嶽容景等の浮遊容量が結合することになり、その結
果記憶情報の読み出し時及び書き込み時に、各ディジッ
ト鋏の信号変化速匿が制限されるので注意が必要となる
。第１図のようにＭＩＳＦＥＴＱ２２．Ｑ２５を基準電
位線ＥＤＩ、ＥＤ２に接続する場合、デイジッ１’９１
の信号変化速度を大きくすることができる。

上記のような各回路は、半導体集積回路技術によって、
１つの半導体基板上に形成される。

この発明に従うと、上記のような各回路は、回路特性を
制限しないようにし、また使用する半導体基板の大きさ
を増加させないような配置において半導体基板上に形成
される。

第６図は、シリコン基板１上に形成される各回路及び配
線のための領域のパターンを示している同図において、
ＸデコーダＸＤが基板１の表面の中央に配置されている
。メモリアレイは、ＭＡｌとＭＡｌの２つに分けられ、
その一方ＭＡＩは上記ＸデコーダＸＤの左側に配置され
、他方ＭＡ２は右側に配置されている。

上記メモリアレイＭＡＬをはさんだ左側には書き込み回
路ＷＡａが配置され、同様にメそリアレイＭＡ２をはさ
んだ右側に蓄き込み回路ＷＡ６が配置されている。

メモリアレイＭＡＩの上方にはＹゲートＹＧａが配置さ
れ、同様にメモリアレイＭＡ２の上方にはＹグー）ＹＧ
ｂが配置されている。上記Ｙグー）ＹＧａとＹＧｂとの
中間、すなわちＸデコーダＸＤの上方には、Ｙデコーダ
ＹＤが配置されている。

上記メモリアレイ、Ｘデコーダ、９！き込み回路。

Ｙゲート及びＸデコーダの周辺は、打点で示したような
配線領域ＷＩＲとされている。

配線領域ＷＩＲをはさんで上記メモリアレイＭＡｌ、Ｍ
Ａ２のそれぞれの下方には、書き込み禁止回路ＩＨＡａ
、ＩＨＡｂが配置されている。

基板１０表面の周囲には、入出力回路ＩＯ，制御回路Ｃ
ＲＬＩ及びＣＲＬ　２．入力バッファ回路ＡＩないしＡ
１２が配置されている。また、上記周囲には、各種の入
力端子、出力端子を回路装置外の端子罠接続するための
ポンディングパラ）ＰｌないしＰ２６が配置されている
。

前記第５図の回路を構成するために、メモリアレイＭＡ
Ｌ及びＭＡｌは、それぞれ１２８行×６４行の大きさと
される。メモリアレイＭＡＩとＭＡｌの対応する第１ワ
ード線は、ＸデコーダＸＤによって同時忙選択されるよ
うにされる。上記ＸデコーダＸＤの入力線は、配線領域
ＷＩＲの配線を介して、上記基板１の周囲に配置された
入力バッファ回路に接続される。

ＹゲートＹＧａとＹＧｂとは、ＹデコーダＹＤの出力に
よって同時にそれぞれ対応するメモリアレイＭＡＬ、Ｍ
Ａ２のディジット線を選択するようにされている。上記
ＹゲートＹＧａ、ＹＧｂは、配線領域ＷＩＲの配線を介
して入出力回路ＩＯに接続される。

書き込み禁止回路ＩＨＡａ及びＩＨＡｂは、それぞれ配
線領域ＷＩＲの配線を介して対応するメモリアレイＭＡ
Ｌ、ＭＡ−２の基準電位線に接続される。

前記のように、この発明の実施例では、メモリアレイ及
びその周辺回路のためにウェル領域を使用する。

第７図は、第６図の回路配置に対応して、シリコン基板
１の表面に形成されるウーエル領域のパターンを示して
いる。第８図は、上記第７図のＡ−Ａ視断面図を示して
いる。

第７図、第８図において、メモリアレイを形成するため
に、ｎ型シリコン基板１の表面にそれぞれ独立したＰ型
ウェル領域１０　ａ、　　１０　ｂが形成されている。

上記ウェル領域１０　ａ、　　１０　ｂの周囲には、こ
れと離されてＸデコーダ、Ｙデコｆダ、Ｙゲート。

書き込み回路、書き込み禁止回路、入出力回路。

入力バッファ回路及び制御回路等の周辺回路を形成する
ためのＰ型ウェル領域１１が形成されている。

第７図の上方には、紙面の都合上大きい大きさで示され
ているが、第１図の出力バッファ回路■ＯＨにおけるＭ
Ｉ　５ＦＥＴＱ４９のようにソースと基体ゲートとを接
続するＭＩＳＦＥＴを形成するために、上記のＰ型ウェ
ル領域１１から離されて独立したＰ型ウェル領域１１ａ
ないしｌｌｂが形成されている。

上記Ｐ型ウェル領域１０ａの左側及び１ｏｂの右側には
、同様に第１図の書き込み回路ＷＡＩにおけるＱ１９の
ようなＭＩＳＦＥＴを形成するために、それぞれ独立し
たＰ型ウェル領域１１ｃないしｌｉｄ及びｌｉｅないし
ｌｌｆが形成されている。更に、第７図の紙面の下方に
は、第１図の書き込み禁止回路ＩＨＡＩ、書き込み禁止
電圧発生回路ＩＨＡ２等の同様な独立な基体ゲートを必
要とするＭＩＳＦＥＴを形成するために、それぞれ他の
Ｐ型ウェル領域から独立したＰ型ウェル領域１１ｇない
しｌｌｈ及びｌｌｉないし１１ｊが形成されている。

第７図及び第８図では図示していないが、後で説明する
ＭＩＳＦＥＴを形成するために、Ｐ型ウェル領域１１内
の所定部分にｎ型シリコン基板ｌが露出するようにされ
る。

この実施例に従うと、上記のようにｎ型シリコン基板１
上に各種のＰ型ウェル領域を形成する構成をとるので、
半導体記憶回路装置のための各種の有効なトランジスタ
等の素子を形成することができる。

例えば、複数のＰ型ウェル領域の相互間のｎ型シリコン
基板１０表面に後述するように、不純物のイオン打込み
法等によって寄生チャンネルを防止するためのチャンネ
ルストッパが形成されるのでこのチャンネルストッパが
有効に利用される。

すなわち、例えば第９図は、高耐圧特性が得られるＭＩ
ＳＦＥＴの断面図を示している。同図において、ｌ１ｍ
はＰ型ウェル領域、２１は、上記ウェル領域１１ｍの一
部にまたがるようにして基板１０表面に形成されたｎ型
チャンネルストッパ、９５．９６はｎ　型ソース領域、
ドレイン領域。

６３はシリコン酸化物からなるゲート絶縁膜、６０は、
ＭＩＳＦＥＴ等の素子を形成する領域以外の基板１及び
ウェル領域の表面を覆つ厚いシリコン酸化膜、８４はｎ
型多結晶シリコンからなるゲート電極、１２０は、例え
ばリンシリケートガラスからなる絶縁膜、１２１，１２
２はそれぞれ例えば蒸着アルミニウムからなるドレイン
電極、ソース電極である。

以下余白 第９図圧おいて、ＭＩＳＦＥＴの実質的なドレイン領域
は電極１２１を接触させるための領域９Ｓとチャンネル
ストッパ２１とによって構成されている。上記チャンネ
ルストッパ２１はｎ型基板１０表面に寄生チャンネルが
誘起されないようにするためのものであり、比較的低不
純物濃度とされる。従って、Ｐ型ウェル領域１１ｍの上
にまで延ばされた部分のチャンネルストッパ２１は、電
極１２１を接触させるための領域９５よりも充分に高比
抵抗になる。第９図のＭＩＳＦＥＴは、上記のようにチ
ャンネルストッパをドレイン領域の一部としているので
、大きいドレイン耐圧となる。

従って、実施例においては、ｎ型基板１を高電圧端子Ｖ
ＰＰ　（第１図参照）に接続し、この高電圧端子ＶＰＰ
にドレインが接続されているＭＩＳＦＥＴの上記第９図
の構造のＭＩＳＦＥＴとする。

すなわち、第１図の書き込み禁止電圧発生回路■ＨＡ２
におけるデイプレッション型ＭＩＳＦＥＴＱ２６、Ｑ２
９、Ｑ３２、書き込み回路ＷＡＩ、ＷＡ２におけるデイ
プレッション型ＭＩＳＦＥＴＱ１９、消去回路ＥＩ’ｔ
Ｓにおけるデイプレッション型ＭＩ　５ＦＥＴＱ４０．
Ｑ４３及び制御回路ＣＲＬ内のレベルシフト回路もしく
は電圧分割回路（Ｑ３７〜Ｑ３９）におけるエンハンス
メント型ＭＩＳＦＥＴＱ３７を上記第９図の構造のＭＩ
ＳＦＥＴとする。

なお、上記デイプレッション型ＭＩＳＦＥＴは、後の説
明からより明確になるように、ゲート電極８４の下のＰ
型ウェル領域１１ｍの表面にＰ型不純物、例えば硼素を
イオン打ち込みすることにより形成される。

第１０図は、ｎｐｎ）ランジスタの断面図を示している
。同図においズ、ｎ型基板１は、上記トランジスタのコ
レクタ領域とされ、Ｐ型ウェル領域１１ｎはベース領域
とされ、ｎ＋型領領域９７エミッタ領域とされる。上記
ｒ１＋型預領９７は、ＭＩＳＦＥＴのソース領域及びド
レイン領域とするための領域と同時に形成される。上記
ｎｐｎトランジスタは、第１図の消去回路ＥＲ３におい
て使用される。

上記のＭＮＯＳ及び各種のＭＩＳＦＥＴは、アルミニウ
ムゲートを持つような構造とされても良いが、前述した
ようなシリコンゲートを持つ構造とされる方が望ましい
。

従って、以下においてシリコンゲート技術によって上記
各回路を構成する素子及び配線の構造を詳細に説明する
に当り、理解をより容易にするために、先ず製造方法に
ついて説明する。

以下、第１１図囚乃至（０）に基づいて、−枚の半導体
基板上にＭＮＯ８素子、エンハンスメント型ＭＯ３素子
、デプリション型ＭＯ８素子及びバイポーラトランジス
タを形成する際の製造プロセスについて詳細に説明する
。

■　基板ウニ・・イとして（１００）結晶面を有するｎ
型単結晶、抵抗率８〜１２Ωｃｒｎ（不純物濃度約５　
Ｘ　１０　”　ｃｒｎ−”）のシリコン（Ｓｉ）ウェハ
を用いる。このウエノ・の抵抗率は、低い不純物濃度の
ウェルな再現性よく形成するためには、出来るだけ大き
い（不純物濃度が小さい）ものが好ましいが、ここで示
すＥＡＲＯＭ　（ＥｌｅｃｔｒｉｃａｌｌｙＡｌｔｅｒ
ａｂｆｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　：電気
的に書換え可能な読出し専用メモリ）の実施例では、ウ
ェルの不純物濃度を約３×１０１５ｃｒｎ−３程度に設
定したため、上記の程度の不純物濃度のシリコン（Ｓｉ
）ウェハを用いる。

第１１図囚に示すようにこのシリコンウェハ１の表面を
適当な洗浄液（０，−Ｈ，８０４液あるいはＨＦ液）で
洗浄したのち、熱酸化法により約５０　ｎｍのシリコン
酸化膜（ＳｉＯ，）２を形成し、引き続きＣＶＤ　（Ｃ
ｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：
化学蒸着）電圧より、シリコンナイトライド（３１３Ｎ
４）膜３を約１００〜１４ｐｎｍの厚さに形成する。こ
のＳｉ、Ｎ４膜形成法は、常圧縦型Ｃ■Ｄ襄置装常圧横
型ＣＶＤ装置および低圧横型ＣＶＤ装置などで比較を行
なったが特に大差は見られなかった。しかし、低圧ＣＶ
Ｄ装置で行なったものが最も膜厚の均一性がよく、ウェ
ハ内で±３％以内に入っており、微細加工上都合がよい
。堆積温度は、各法によって若干の差はあるがいずれも
７００〜１０００℃の温度範囲が適当である。

この結果は以下に用いたＳｉ３Ｎ、膜形成に対しても同
様である。

■　次にこのシリコンナイトライド膜３の上に写真食刻
法（ホトエツチング法）によりウェルを形成する領域以
外の部分（ウェルとウェルの間）にのみホトレジスト膜
４を形成する。つまり、ウェルな形成する領域の表面は
、Ｓｉ３Ｎ＋膜が露出している。この状態で、プラズマ
エツチング法により、露出している部分のＳｉ、Ｎ、膜
を除去し、第１１図［Ｆ］に示すように表面にＳ　ｉｏ
　２膜２を露出させる。この後、上記レジスト膜４をマ
スクとして、レジスト膜のない部分のＳｉ基板中へ、表
面に露出しているＳ　ｉｏ　２膜２を通して、ボロン（
Ｂ）イオンを、エネルギー７５ＫｅＶ、）−タルドーズ
３Ｘ１０”α２で打込みＰ型半導体領域５，６を形成す
る。

（Ｑ　この後、上記レジスト膜４を除去した後、ドライ
（乾燥した）酸素（０□）中で、ウェル拡散を行なう。

ポロンはＳｉ中でアクセプタ形の不純物となるためＰ型
ウェルが形成される。１２００℃で１６時間拡散した結
果、形成されたＰ型ウェル（１ｏ、１１）は、表面濃度
３　Ｘ　１０”ｃｍ　’、拡散深さ約６゛μｍとなる。

但し、この値は、４探針法により表面シート抵抗を測定
した結果、およびスティンエツチング法により拡散深さ
を測定した結果から、ウェルの不純物分布がガウス分布
であることを仮定して求めた値である。ウェル拡散を酸
素中で行なうのは、低濃度で均一なウェルな形成するた
めである。

ウェル拡散が終了した時点では、第１１図（Ｑに示すよ
うに、ウェル１０，１１表面上には約０．８５μｍのシ
リコン酸化膜（１２、１３）が形成されており、Ｓｉ、
Ｎ、膜３表面には１０μｍ程度の酸化膜が形成されセい
る。そこで、全面Ｓ　ｉｏ２エツチングで、約５０　ｎ
ｍのＳｉＯ＊膜を除去することにより、ウェル表面くは
、約０．８μｍの厚いシリコン酸化膜１２．１３が残り
、ウェル間には、５ｊｓＮａ膜３表面が露出する。

液などを用いてエツチング除去し、ウェル間に、最初に
形成した約５０　ｎｍのＳｉＯ□膜（第１１図Ω１４，
１５．１６）を露出する。この状態では、ウェル上に約
０．８μｍ、ウェル間には約５０ｎｍのＳｉＯ２膜が形
成されている。この状態で、全面にリン（Ｐ）イオンの
打込みをエネルギー１２５ＫｅＶ　、ドーズ量Ｉ　Ｘ　
１０Ｉ３ｃｍ　”で行なう。この場合、ウェル上の厚い
Ｓ　ｉＯ，膜１２．１３がマスクの役目を果し、ウェル
領域の周辺部を除いてはウェル内へはリンのイオン打込
みはされず、ウェル間には、リンのイオン打込みがなさ
れ、Ｎ型半導体領域２０，２１．２２が形成される。な
お、上記ウェル拡散時にマスクとして用いたＳｉ３Ｎ。

膜の端部から、横方向にもウェルが拡散時に拡がり、約
６μｍ程の差がＳｉ３Ｎ４膜端部（つまり、ウェル上の
厚い５１０２膜端部）とウェル端部に存在する。つまり
、上記のリンのイオン打込層はウェル端部からウェル内
へ約６μｍの所まで形成されている。また、このリンの
イオン打込層は、最終的な熱工程を通した後に測定する
と、深さが約１μｍ程度となっている。

コノように、自己整合的にウェル間にリンイオン打込み
を行なうことにより、ウェル（Ｐ型）間の導通を防止す
ることができるため、以下このリン打込Ｆ’２０，２１
，２２をＳ　Ａ　Ｐ　（ＳｅｌｒＡｌ　ｉ−ｇｎｅｄ　
Ｐ　ｃｈａｕｎｅｌ　ｆｉｅｌｄ　ｉｏｎ　１ｎｓｐｌ
ａｕｔａｔｉｏｎ）層と呼ぶ。

上述のように、ｐ型つェル拡歌領域をＳｉ３Ｎ４膜をマ
スクとして酸化性雰囲気での加熱処理によって形成し、
ウェル表面に形成された厚い酸化膜をマスクとしてウェ
ル間のＮ型基板表面に各ウェルにまたがってＮ型不純物
を打込みウェル間チャネル発生防止用のＳＡＰ層を形成
するという方法を採用することによって、マスク枚数を
増やすことなくウェル間のイオン打込みができ、又ウェ
ル拡散領域とウェル間のイオン打込層とは自己整合的に
形成することができる。以下この技術をＳＡＰ法と称す
。

この後、Ｓｉ基板表面に形成されている５ｉＯ２膜（１
２，１３および１４，１５．１６）をすべて除去する。

この状態では、Ｓｉ基板表面に、ｐ型ウェル領域（１０
、１１）およびｎ型（基板ｎ型不純物濃度よりも大きい
不純物濃度をもつ）領域（２０，２１，２２）が形成さ
れ、さらに、この両者の境界には、約０．４〜０．５μ
ｍの凹凸１７（段差）が形成されている。この段差を利
用して、次のホトエツチング工程のマスク合せを行なう
ことができる。

次に通常、いわゆるＬ　ＯＧ　ＯＳ　（Ｌｏｃａｌ　０
ｘｉ−ｃｌａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ　）酸化
と呼ばれている工程を行なう。

■　まず、上記したように、Ｓｉ表面のＳｉＯ□膜をす
べて除去したのち、基板の全表面に約５０ｎｍのＳｉＯ
２膜２４上２４化法により形成する。ひきつづきＣＶＤ
法たより、このＳ　ｉｏ２膜上に１００〜１４０ｎｍの
Ｓｉ、Ｎ、膜を形成する。

次に写真食刻法（ホトエツチング法）により、活性素子
を形成する領域等の所定領域にのみホトレジスト膜を残
す（第１１図（ト）の３５．３６，３７゜３８．３９．
４０）。つまり、この状態では素子間分離をするため等
で厚い酸化膜を形成する必要がある部分の表面は、ホト
レジスト膜が除去され、Ｓｉ３Ｎ４膜がπ出している。

この状態でプラズマエツチングを行ない、露出している
ｓｉ、Ｎ４膜を除去し、表面に先に形成した約５０ｎｍ
の５ｉｎ２膜（２４）を露出させた。この後、上記レジ
スト膜をマスクとして、レジスト膜のない部分の８１基
板中へ、表面に露出しているＳ　ｉｏ２膜（２４）を通
して、ボロン（Ｂ）イオンをエネルギー７５Ｋｅｙ、）
−タルドーズｉ　２　Ｘ　１０１３ｃｍ　″２で打込み
、ｐ副半導体層４１，４２，４３，４４，４５゜４６を
形成する。この際、高耐圧ＤＭＯ８を形成する必要のあ
る部分はウェル端部のＳＡＰインプラ層の中にｓｉ、Ｎ
４膜の端部がくるようにホトマスクを設計するｇ・この
ようにすると、第１１図■に示すように、ＳＡＰ層（２
１）とウェルにまたがってアクティブ領域が形成さｈる
。なお、このボロンイオン打込みを以下フィールドイン
プランテーション（Ｆインプラ）と称す。

［Ｆ］　この後、上記レジスト膜を除去した後、ウェッ
ト（湿った）酸素（０□）中で、“フィールド酸化を行
なう。この酸化処理を１０００℃で約４時間行なうこと
により、Ｓｉ３Ｎ、膜が除去されている部分のＳｉ基板
表面には、約０．９５μｍの５ｉ０２膜（６０）が形成
される。この状態で、ウェル間に約０．９５μｍの厚い
フィールド酸化膜が形成されている部分、例えば第１１
図［Ｆ］２０のＳｉ表面にはＳＡＰによるリンと、Ｆイ
ンプラによるボロンが混在しており、しかもドーズ量で
は、リンがＩ　Ｘ　１０　ｌ３ｃｍ−２、ボロンが２　
Ｘ　１０１３ｃｍ−２とボロンの方が多量に打込まれて
いるが、フィールド酸化を行なう際にＳ　ｉＯ，中へ偏
析する量がボロンの方が太きい、つまり、Ｓｉ中のボロ
ンはＳ　ｉ　０２との界面でデイブリート（枯渇）する
が、Ｓｉ中のリンはＳ　ｉｏ２との界面でパイルアップ
（蓄積）される（第２８図、第２９図参照）ため、最終
的には、ウェル間の表面は、リンの濃度が大きく、チャ
ネルストッパーとしての役目を十分果たしている。この
ように前記ＳＡＰ法とＬＯＣＯＳプロセスを共用し上記
の如くリンとボロンの５ｉ０２界面での挙動の違いをう
まく利用することにより、特にマスキングの工程を用い
ずに出来るだけ低濃度のリン打込み（こ」ｔは、後程述
べる、高耐圧デプリーションＭＯ３ＦＥＴＤＭＯ３のド
レインとして用い為ために必要な事項）と、これ以上の
ドーズ量を必要とするボロン打込み（寄生ＭＯ３（フィ
ールドＭＯ３）のしきい電圧をある程度高く保つために
必要な事項）を共存させ、かつ、最終的にリン濃度を高
くするプロセス技術が可能となる。

かくして、第１１図（ト）のｐ型イオン打込層４１〜４
６に対応して基板表面の厚い酸化膜下にｐ型半導体領域
５１〜５６が形成される。

さて、このフィールド酸化を行なった直後の状態は、ズ
１１図０に示すようにアクティブ領域上には、約５０　
ｎｒＭのＳ　ｉｏ、膜２４上に約１００〜１４０　ｎｍ
のＳｉ３Ｎ、膜（２５〜３０）、さらにその表面に約２
０ｎｍの酸化膜が形成されており、フィールド領域には
、約０．９５μｍの５ｉ０２膜（６０）が形成されてい
る。

（Ｑ　この状態で、全面Ｓ　ｒ　０２エツチングを行な
い約５０　ｎｍの５ｉｎ２膜を除去すると、フィールド
領域には、約０．９μｍの５ｉｎ２膜６０が残り、アク
ティブ領域には５０　ｎｍの５ｉｎ２膜２４および１０
０〜１４０ｎｍのＳｉ、Ｎ、膜２５〜３０が残存し、こ
のＳｉ、Ｎ４膜が露出している。そこで引きつづき、こ
のＳＩ３Ｎ４膜２５〜３０を、例えば、熱リン酸（Ｈ３
ＰＯ４）液などを用いて、除去する。

このようにすると、アクティブ領域には、先に形成した
約５０ｎｍのＳｉｎ、膜２４が残存しており、この５ｉ
ｎ２膜２４をアクティブＭＩＳＦＥＴゲート酸化膜とし
て使用することも可能であるが、Ｌｏｃｏｓ端部に発生
する異常な領域（一般には、Ｓｉ、Ｎ、膜ではないかと
考えられている）のために、ゲート耐圧の不良等が生じ
やすいため、第１１図（Ｑに示すようにこの薄い酸化膜
２４及びその上の５ｉｌＮ４膜を一旦除去し、さらに例
えば４５　ｎｍのＳｉＯ□形成→除去を繰り返した後、
第１１図０に示すように実際にゲート絶縁膜として使う
約７５　ｎｍの５１０２膜（６２〜６７）を、例えばド
ライ０２中１０００℃１１０分で形成する。

０　さらに、ＭＯＳ）ランジスタのうち、ＥＭＯＳ　（
Ｅｎｈａｕｃｅｍｅｎｔ　ｍｏｄｅ　ＭＯＳ　：　Ｌ、
きい電圧が高くゲート電圧Ｏｖで電流が実用上０である
もの）のしきい電圧を設定するために、上記薄いゲート
絶縁膜６２〜６７を通して全面にボロンイオンを打込み
エネルギー４０Ｉ（ｅＶ、トータルドーズ２Ｘ１０”７
ｃｍ２で打込む（第１１図（）］）７１〜７６）。

当然のことながら、厚い酸化膜を有しているフィールド
領域には、このボロンは打込まれず、アクティブ領域の
約７５ｎｍの５ｉＯｚ膜が存在している部分の下のＳｉ
基板表面に、Ｓ　ｉ　Ｏ２膜を通して打込まれる。

（Ｉ）　　次に、この実施例で述べるＥＡＲＯＭは、周
辺回路なＥ／Ｄインバータを用い高速化しているため、
上に述べたＥＭＯ８以外にＤＭＯ８（Ｄｅ−ｐｌｅｔｉ
ｏｎ　ｍｏｄｅ　ＭＯＳ　：　Ｌきい電圧が低く、ゲー
ト電圧０■で電流が流れるもの）を形成する必要がある
。このＤＭＯ８を所定の部分に形成するため、Ｓ　ｉ０
２膜６０．６２〜６７上にホトレジスト膜を被着したの
ち、ホトエツチング工程により、第１１図（Ｉ）に示す
ようにＤＭＯ３を形成する必要のある領域上のホトレジ
スト膜を除去し、その他の部分はホトレジスト膜８０を
残し、これをマスクとして、所定の部分にのみリンのイ
オン打込みを行ない（８１）　、ＤＭＯ８のしきい電圧
を設定する。ここでは、例えば、エネルギー１００Ｉ（
ｅＶ。

ドーズ量１；２Ｘ１０１２／α２で打込んだ。これは、
高耐圧ＤＭＯ３の領域も同様である（第１１図α）８１
）。このように、ウェル間の自己整合的分離法（ＳＡＰ
）法によって作られたウェル周辺の境界部表面にデプリ
ションＭＯ８ＦＥＴを形成することによって以下の説明
からも判るように同一チップ上にホトマスクの増加なし
に不揮発性メモリ素子ＭＮＯ３と高耐圧ＤＭＯ８を共存
せしめることが可能となる。

（Ｊ）　　次に、上記のホトレジスト膜８０を除去した
後、Ｓ　ｉｏ、膜上にＣＶＤ法により多結晶シリコン（
ｐｏｌｙ　Ｓｉ　）層を約０．３５μｍ、約５８０℃で
形成する。ｐｏｌｙｓｉ形成法についても、常圧法と低
圧法を比較したが、膜厚の均一性が後者の方がすぐれて
いるという事実以外には、特に大きな特性上の差はなか
った。引き続き、ｐｏｌｙ　Ｓｉに拡散法によりリンを
ドーピングした。この場合の条件は、例えば、１０００
℃で、２０分ＰＯＣ１，源からのＰをｐｏｌｙ　Ｓｉ表
面に堆積、拡散し、さらに５分間の引きのばしを行ない
、ｐｏｌｙｓｉの抵抗を約１５Ω／口とした。

この後、ｐｏｌｙｓｉ表面に形成されているリンガラス
を例えばＨＦなどを含む液でエツチング除去したのち、
ホトエツチング法により、所定の部分のみホトレジスト
を残し、プラズマエツチング法によって、ホトレジスト
が残存している部分以外のｐｏｌｙ　Ｓｔを除去し、Ｓ
　ｉＯ，膜上に第１層ｐｏｌｙＳｉによりゲート電極、
および配線を形成した（第１１図（Ｊ）８：３，８４）
。

次に、上記第１層ｐｏｌｙ　Ｓｉ層（８３，８４）をマ
スクとして、ゲート酸化膜６２を選択的にエツチングし
第１１図（のに示すように基板表面を部分的に露出せし
める。

■　この後、ウェットな雰囲気で８５０℃、２０分の酸
化を行ない、露出したＳｉ基板表面に約４０　ｎｍのＳ
　ｉｏ２膜（第１１図σす８７）を、ｐｏｌｙＳｉ表面
上に約２００　ｎｍのＳ　ｉｏ２膜（８５，８６）を形
成する。この後、全面５ｉＯｚ膜エツチングを行ない約
６０　ｎｍのＳ　ｉＯ２膜を除去することにより、ｐｏ
ｌｙ　Ｓｉ上には約１４０　ｎｍのＳｉｏ２が残される
。このようにｐｏｌｙ　Ｓｉの上に厚い酸化膜を形成し
、Ｓｉ基板表面には、十分薄い酸化膜を形成するために
は、ｐｏｌｙ　Ｓｉ中に少なくともリンを１０　”ｃｍ
−３以上含ませておき、酸化を６００〜１０００℃の範
囲でウェットな雰囲気で行なうことが重要である。

（ト）次に、ｐｏｌｙ　Ｓｉ上に残されたＳｉｎ□膜８
５゜８６をマスクとして（つまり、この場合の５ｉｎ２
が高濃度にドーラ°された第１層ｐｏｌｙ　Ｓｉのエツ
チングを防止している）、露出したＳｉ基板表面をＮＨ
３Ｈ２Ｏ２およびＨＣＬ　　Ｈ２０２を含むエツチング
液で経くエツチングしたのち、約２ｎｍの薄い酸化膜（
第１１図頓８８）をＮ２希訳０２中で８５０℃、１２０
分の酸化により形成し１．引き続いてＣＶＤ法により、
約５０　ｎｍのＳｉ３Ｎ＜膜（９０）を形成する。ここ
で、形成したｓｉ、Ｎ４膜の形成法も前に触れたような
各踵の方法で比較したが、最終的には、後で述べる高温
のＨ２アニールにより、いずれの場合も問題のない特性
を得ることができた。

この後、このＳｉ３Ｎ４膜９０上にｐｏｌｙ　Ｓｉ　　
（第２層目）を約０．３μｍ堆積した後、ホトエツチン
グ法により加工し、汝２層（第２の）　ｐｏｌｙ　Ｓｉ
ゲート（第１１図■９１）を形成、する。引き続いて、
第２層ｐｏｌｙｓｉ　（９１）をマスクとして、１×１
０　”ｃｍ−２，９０ＫｅＶ　でリンイオンをシリコン
基板内に打込みソース、ドレイン等のＮ型半導体領域（
９２〜１００）を形成し、同時に第２層ｐｏｌｙｓｉ　
９１にもリンをドーピングした。この際、第１層のｐｏ
ｌｙｓｉ　（８３、８４）は、すでにリンがドープされ
、結晶粒が増大しているため、リンイオンの打込みによ
り、第１層ｐｏｌｙｓｉ下のＳｉ基板表面に、リンが打
込まれる危険があるが、上記したように、第１層ｐｏｌ
ｙｓｉ上には、約１４０ｎｍのＳ　ｈ　０２Ｐ膜８５．
８６と、５０．ｎｍの５ｉ３Ｎ。

膜９０が形成されているため、この危険性は除かれる。

Ｍ　次に、第２層ｐｏｌｙ　Ｓｉ　９１の下に形成され
ているＳｉ３Ｎ４膜（９０）をマスクとして第２層ｐｏ
ｌｙＳｉ　　（９１，８４）をウェットな雰囲気で例え
ば８５０℃１０分間選択酸化した後、この酸化膜（１０
２）をマスクとし文、Ｓｉ、Ｎ４膜を選択的に除去する
。つまり、高濃度にドープされた第２層ｐｏｌｙｓｉを
上の酸化膜でＳｉ、Ｎ４エツチング液から保護している
。この状態では、第２層ｐｏｌｙＳｉ　ゲートとソース
又はドレイン間の耐圧（ゲート耐圧）が悪いため、この
後、８５０℃、３０分間ウェット雰囲気中で酸化処理を
行ない、第２層ｐｏｌｙｓｉゲートのゲート耐圧を向上
させるとともに、第１層ｐｏｌｙｓｉ　（８３、，８４
）ゲートの端部の形状を改善し、耐圧を向上させている
。この状態では、第１１図（財）に示すように、第１層
ｐｏｌｙＳｉ層８３，８４上に、約０．３μｍの５ｉｆ
２膜８５．８６が、第２層ｐｏｌｙｓｉ層９１およびソ
ース、ドレインｎ＋拡散層上には約０．２μｍのＳ　ｔ
　０２膜（１０２，１０４〜１１２）が形成されている
。

上記したように、７ｉ＞　１ノシリコンの如き高温に耐
える材料をゲート電極として第１１図（Ｊ）ＧＯのよう
にＭＯＳ素子を形成したのち、低温酸化法によりこのゲ
ート電極に酸化膜を形成し、Ｓｉ基板（ウェル）上の薄
いＳｉＯ□膜を除去し、改めて基板上に５ｉｎ２膜を形
成し、その上にＳｉ、Ｎ、膜を設は更にその上に部分的
にポＩＪＳｉのゲート電極を形成し、上記Ｓｉ３Ｎ、膜
をマスクとしてポリＳｉゲート表面を酸化して酸化膜を
形成し、この酸化膜をマスクとしてＳｉ３Ｎ＋膜を除去
しχ第１１図曽に示す如きＭＮＯ８素子を形成するとい
う方法を採用することによって、ＭＯＳよりも後にＭＮ
Ｏ８素子が形成されるためＭＮＯ３素子の特性の劣化が
少なくなる。又、選択酸化法を適用してＭＯＳ又はＭＮ
ＯＳのゲートを酸化膜で覆うため層間耐圧又は層間容量
等で好ましい特性をもったものが得られる。

このようにしてＭＮＯ３素子が形成されるが、第１１図
（ト）及び（ロ）に対応してＭＮＯ８素子形成部及びＭ
ＯＳ素子形成部を拡大断面図を用いて描くと第３０図乃
至第３３図のようになる。即ち、第３０図のように、１
０　ｎｍ以下という極めて薄いＳ　ｉＯ，膜８８の上に
被着形成された５ｉｓＮ４膜９０上に部分的にポリシリ
コン層９１が形成され、このポリシリコン層をマスクと
して基板表面内にソース・ドレイン形成用不純物が導入
され、次いで第３１図に示すようにＳｉ、Ｎ、膜をマス
クとしてこのポリシリコン層９１０表面が酸化されその
表面に比較的厚い酸化膜（Ｓｉｎ２）　　１０２が形成
される。更に第３２図のように、この形成された酸化膜
１０２をマスクとしてＳｉ３Ｎ４膜９０が部分的にエツ
チング除去される。この時薄いＳｉＯ２膜８８も基板表
面より除去されるが、第３３図に示すように酸化性雰囲
気中で加熱処理し曵露出されたソース・ドレイン領域の
表面に酸化膜（Ｓｉ０２）１０４．１０５を形成する。

ゲート電極材料とＳｉ、Ｎ４膜エツチング液（又はガス
）の組み合せによっては、ゲート電極もエツチングされ
るおそれがあるが、上記のようにゲート電極をパター二
ングした後Ｓｉ８Ｎ４膜をマスクとして酸化しゲート電
極を酸化膜で覆いこの酸化膜をマスクとしてＳｉ３Ｎ、
膜をエツチングするので、ゲート電極材料が５ｉｓＮ４
エツチング液によってエッチされる場合にもこの方法で
微細なゲート電極を保護することができる。又、第３３
図に示すようにポリシリコン層９１上のＳ　ｉ０２膜１
０２とシリコン基板（ウェル）表面に形成されるＳ　ｉ
Ｏ，膜１０４．１０５とでＳｉ、Ｎ４膜９０が完全に覆
われるので、このように十分な酸化処理を施こすことに
よって、所謂プロチクテッドゲート（ｐ？ｏｔｅｃｔｅ
ｄ　ｇａｔｅ）の構造を自己整合的に形成することがで
きるので、ＭＮＯ８素子のゲート耐圧を向上することが
でき、又、寄生容量を小さくすることができる等の効果
がある。

また、第３０図乃至第３３図より理解されるように、同
一半導体基板上にＭＮＯ５素子とＭＯ３素子との画素子
を形成し、ＭＮＯ８素子のゲート下にのみＳｉ、Ｎ４膜
９０を残すことにより、上記の如＜ＭＮＯ８素子のゲー
ト耐圧を向上させるために行なう酸化処理で第３３図に
示すようにＭＯ８素子のゲート電極の端部も酸化され逆
ひさし構造とすることができＭＯ３素子のゲート耐圧を
も向上せしめることができるので、結果として両タイプ
の素子のゲート耐圧を向上できる。

■　次に、第１１図（財）の工程を終えたあとホトエツ
チング法により、第１１Ｎ−のように上記の各酸化膜で
、後でその下のｎ＋層あるいはｐｏｌｙｓｉ層と電気的
な接続をとる必要がある場合、例えば（１０６，１１２
）および、ｐ型ウェルとコンタクトをとる必要のある所
定の部分例えば（１１０゜１１１）のＳ　ｉＯ，膜をエ
ツチング除去する。この場合、約０．３μｍのＳｉＯ２
膜エツチングを行なうため、ｐ型つニ人とコンタクトを
とる部分の酸化膜は、一部エッチングされるだけで、約
０．３μｍの５ｉ０２膜が残っている。

０　この後、上記工程で用いたホトレジスト膜を除去し
たのち、ＣＶＤ法により、Ｐ２０□濃度約１モルのフォ
スフオシリケードガラス（以下リンガラスと称す）２０
を堆積し、この後、Ｈ２雰囲気で、９００℃、２０分の
熱処理を行ない、リンガラスの緻密化、およびＭＮＯ３
素子の特性改善を行なう。

この後、上に記したようなｎ＋層、　ｐｏｌｙｓｉ層お
よびｐ型ウェル層などと、電気的な接続をとる必要があ
る領域上のリンガラスなホトエツチング法により除去す
る。この際、光にあけた酸化膜の穴（１１４〜１１８）
と、このリンガラスの穴が少なくとも１部の領域を共有
するようにし、その部分のＳｉ基板表面、あるいはｐｏ
ｌｙｓｉ表面を露出する。この状態では、ｐ型ウェルと
コンタクトをとる部分（１１６，１１７，６０）　には
、光のエツチング時のオーバーエツチングによりわずか
に膜厚が減少するものの、依然として、約０．２μｍ程
度のＳ　ｉｏ、膜が残っているため、さらに、ホトエツ
チング法により、先にあけたリンガラスの穴の内側にホ
トレジストの穴がくるようにして、残った約０．２μｍ
のＳ　ｉｏ、膜をエツチング除去する。

リンガラスと５ｉｎ２膜の二層膜にコンタクト用の穴を
あける場合、リンガラスのエツチング速度が早＜５Ｉ０
２のエツチング速度が遅いため二層膜を一度に穴あけを
行なうと穴の寸法が大きくなったり、或いはホトレジス
トとリンガラスの密着性が悪くなる等加工上の問題があ
るが、上述の第１１図（へ）及び第１１図００説明及び
部分拡大図第３４図乃至第３６図より判るように、先ず
基板表面上のＳ　ｉｏ２膜（１０５）にコンタクト用マ
スクを用いてエツチングにより穴あげ（１１９）を行な
い、この後リンガラス（１２０）を堆積させ、次に少な
くとも上記コンタクト用穴１１９の一部を共有する形で
リンガラス層１２０に穴あけを行ない孔部１２５を設け
るようにすることによって、紋穴あけが設計値に対して
より精度よく行なうことができる。なお、第３６図では
リンガラスの穴部１２５がＳ　ｉｏ２膜の穴部１１９よ
り少しずれた形態を図示しているが、アルミニウム等の
金属配線の段切れを防止するためにはＳ　ｉｏ、膜の穴
部１１９を全て更に望ましくはＳ　ｉ　Ｏ２膜の端部表
面までも露出するようにリンガラスの穴部１２５を形成
した方が望ましい。

（ト）次に、上記で使用したホトレジストを除去したの
ち、全面にＡｔ蒸着膜を約３００℃で形成する。膜厚は
約０．８μｍである。

次にホトエツチング法により、第１１図０に示すように
上記Ａｔ膜に配線パターンを形成してアルミニウム電極
又は配線部１２１，１２２，１２３゜１２４を形成し、
ホトレジストを除去したのち、上記Ａ／、とｎ　”　、
　ｐｏｌｙ　Ｓｉあるいはｐ型ウェルとのコンタクトを
確実にとるため、および表面準位を減少するため、Ｈ２
雰囲気で約４５０℃６０分の熱処理を行なう。

以上詳細に説明した（５）乃至０の工程を終ることによ
って、第１１図０に示すように、ゲート電極９１を有す
るＭＮＯ８素子、ゲート電極８３を有するエンハンスメ
ント型のＭＯ８素子、ゲート電極８４を有するデプリー
ション型のＭＯ３素子と共に、特別なホトマろりを増加
せずに半導体領域、９７　、１１　、１からなるＮＰＮ
型バイポーラトランジスタを一枚の半導体基板１内及び
その上に形成することができる。なお、同図中１２１は
ＥＭＯ８素子のソース又はドレイン電極を、１２２はバ
イポーラトランジスタのエミッタ電極を、１２３は同ト
ランジスタのペース電極及びｐ型ウェル領域１１の電極
を、１２４は領域２２及び基板の電極を構成している。

第１５図は、リンガラス層を形成する前のメモリアレイ
の平面図を示し、第１６図は、アルミニウム配線を形成
した後のメモリアレイの平面図を示している。また第１
７図、第１８図及び第１９図は、それぞれ第１６図の平
面のＡ−Ａ視断面、Ｂ−Ｂ視断面及びＣ−Ｃ視断面を示
している。

メモリアレイは、ｎ型シリコン基板１上に形成されたＰ
型ウェル領域１０ａ上に形成されている。

第１５図において、メモリセルのＭＮＯＳ及びスイッチ
用ＭＩＳＦＥＴのソース領域、ドレイン領域及びチャン
ネル領域とされる部分は一点鎖線で区画されて示されて
いる。上記の一点鎖線で囲まれた区域Ｃ）ＩＩ　、ＣＨ
２以外のＰ型ウェル領域１０ａの表面には、厚いシリコ
ン酸化膜６０が形成されている。

上記Ｐ型ウェル領域１０ａの表面には、シリコン酸化膜
を介して上記区域ＣＨＩ、ＣＨ２を横切る方向に、メモ
リセルのスイッチ用ＭＩＳＦＥＴのゲート電極とされか
つ第１のワード線とされる複数の多結晶シリコン層Ｗｌ
　１　、Ｗ２１　、Ｗ３１゜Ｗ４１が配置されている。

同様に、メモリセルのＭＮＯＳのゲート電極とされかつ
第２ワード線とされる複数の多結晶シリコン層Ｗｌ　２
　、Ｗ２２　、Ｗ３２　、Ｗ４２が配置されている。

上記各多結晶シリコン層で覆われていない区域ＣＨＩ、
ＣＨ２におけるＰ型つ土ル領域１０ａの表面には、前記
の第１１図をもって説明したような製法によりｎ型不純
物が導入され、ＭＮＯＳ及びスイッチ用ＭＩＳＦＥＴの
ソース及びドレイン領域とするためのｎ＋型領領域形成
されている。

区域ＣＨＩ内において、ｎ＋型領領域９２ａ多結晶シリ
コン層Ｗｌ　１　、Ｗｌ　２及びｎ＋型領領域９２ａ、
第１のメモリセルを構成する。すなわち、ｎ＋型領領域
９２ａ、スイッチングＭＩＳＦＥＴのドレイン領域を構
成し、多結晶シリコン層Ｗｌｌはそのゲート電極を構成
する。また、多結晶シリコン層Ｗ１２はＭＮＯＳのゲー
ト電極を構成し、ｎ　型領域９４ａはそのソース領域を
構成する。

上記区域ＣＨＩ内において、上記第１のメモリセルに隣
接するｎ＋型領領域９２ｂ多結晶シリコン層Ｗ２１．Ｗ
２２及びｎ＋型領領域９４ｂ第２のメモリセルを構成す
る。すなわち、上記９２ｂ。

Ｗ２１．Ｗ２２及び９４ｂはそれぞれスイッチ用ＭＩＳ
ＦＥＴのドレイン領域、そのゲート電極、ＭＮＯＳのゲ
ート電極及びそのソース領域を構成する。

同様に、上記区域ＣＨＩ内において、９４ｃ。

Ｗ３２．Ｗ３１，９２ｃは第３のメモリセルを構成し、
９２ｄ、Ｗ４１．Ｗ４２，９４ｄは第４のメモリセルを
構成している。

上記区域ＣＩ−Ｉ　１の隣りの区域内においても記号を
付していないが第１ないし第４のメモリセルが構成され
ている。

上記区域ＣＨＩ内に形成された各メモリセルは、第１の
メモリセル列を構成し、同様と区域ＣＨ２内に形成され
た各メモ１）セルは第２のメモリセル列を構成する。

第１ワード線としての多結晶シリコン層Ｗｌｌは、第１
５図のように、厚いシリコン酸化膜６０上において多結
晶シリコン層Ｗ１２の下を横切って延びる延長部分Ｗｌ
ｌａないしＷｌｌｃを持っている。

上記多結晶シリコン層Ｗ１２は、前記のように第２ワー
ド線を構成するので、記憶情報の書き込み時に＋２５Ｖ
のような高電圧を受けることになる。そのため、多結晶
シリコン層Ｗ１２の下のＰ型ウェル領域１０ａの表面に
寄生チャンネルが誘起されることが有る。多結晶シリコ
ン層Ｗｌｌは、第１ワード線を構成し、前記の＋５ｖの
ような低電圧系の信号を受ける。従って、上記多結晶シ
リコン層Ｗ１２の下のＰ型ウェル領域１０ａの表面に誘
起される上記寄生チャンネルは、上記多結晶シリコンＩ
ＷＩＩの延長部Ｗ　１１　ａないしＷｌｌｃ下において
それぞれ遮断されることになる。

その結果、区域ＣＨ１とＣＩ−Ｉ　２とにおけるメモリ
セル相互が、寄生チャンネルによって電気的に結合し、
その結果、選択すべきメモリセルに情報の書き込みが行
なわれなくなるというような望ましくない動作を防ぐこ
とができる。

上記第１５図のメモリアレイの表面に、前記第１１図で
説明した製法によりリンガラス層１２０が形成され、次
いでこのリンガラス層１２０及びその下の酸化膜が選択
的に除去され、上記ｎ＋型領領域露出する開孔ＣＮＴｌ
ないしＣ５（第６図参照）が設けられる。

次いでアルミニウムの蒸着及びその選択エツチングが行
なわれ、・第１６図のように、アルミニウム配線層ＥＤ
Ｉ　、ＥＤ２　、Ｄｌ及びＤ２が形成される。

上記配線層ＥＤＩは、それぞれ上記開孔ＣＮＴ１、ＣＮ
Ｔ３及びＣＮＴ５において、第１ないし第４のメモリセ
ルにおけるＭＮＯＳのソース領域としてのｎ＋＋域９４
ａ　、９４ｂ　、９４ｃ及び９４ｄ（第１５図参照）に
接触する。従って、この配線層ＥＤＩは、メモリアレイ
の基準電位線を構成する。

配線層り、１は、それぞれ上記開孔ＣＮＴ２及びＣＮＴ
４において、第１ないし第４のメモリセルにおけるスイ
ッチ用ＭＩＳＦＥＴのドレイン領域としてのｎ＋型領領
域９２ａ、９２ｂ　、９’２ｃ及び９２ｄに接触する。

従って、この配線Ｄ１は、メモリアレイのディジット線
を構成する。

同様に、配線層ＥＤ２．Ｃ２はそれぞれ他の基準電位線
、ディジット線を構成する。

上記のメモリアレイは、第１５図のように、同一メモリ
列内のメモリセルにおけるＭＮＯＳとスイッチング用Ｍ
ＩＳＦＥＴとの配列を交互に反転させている。従って、
例えば９２ａと９２ｂ、９４ｂと９４ｃのように隣り合
うメモリセルのｎ＋型領領域共通化でき、それぞれのメ
モリセルのためのｎ＋型領領域それぞれ独立に形成する
ような場合に比べて列方向の寸法を小さくすることがで
きる。

また、第１６図のように、メモリセルを形成する区域Ｃ
ＨＩ、ＣＨ２上も配線領域となるようアルミニウム配線
層ＥＤＩ、ＥＤ２．Ｄｉ、Ｄ２を上記区域ＣＨＩ、ＣＨ
２が延びる方向に対し傾斜させているので、配線領域を
上記区域に対して独立に設定するような場合に比べて行
方向、すなわち、紙面の横方向の寸法を小さくすること
ができる。

加えて、基準電位線及びディジット線としてｎ＋＋半導
体配線領域などの半導体を使用するのでなく図示のよう
にアルミニウム配線層を使用するので、その抵抗を充分
小さくできる。配線抵抗の減少により、上記のメモリア
レイは高速度で動作することができるようになる。。

第２０図は、リンガラス層を形成する前の単位のＸデコ
ーダのパターンを示しており、第２１図は上記第２０図
に対応した部分のアルミニウム配線層を形成した後のパ
ターンを示している。

単位Ｘデコーダのそれぞれがメモリアレイのメモリセル
行と対応して設けられる゛ので、単位Ｘデコーグのそれ
ぞれは、上記メモリセル行のピッチを増加させないよう
に考慮される。そのために、特に制限されないが、以下
説明するように、第２０図、第２１図においては、２つ
の単位Ｘデコーダの組合せが実質的に１つの単位とされ
る。

第２０図において、Ｘデコーダは、ｎ型シリコン基板１
上に形成されたＰ型ウェル領域１１上に形成される。各
ＭＩＳＦＥＴを形成するための領域は、同図において一
点鎖線で囲まれている。上記領域以外のＰ型ウェル領域
１１の表面は、前記と同様に厚いシリコン酸化膜６０が
形成されている。

上記シリコン酸化膜６０及び上記−点鎖線で囲まれた領
域上のゲート酸化膜上には、打点と実線との組合せで示
したようなパターンの第１層目の多結晶シリコン層Ｗｌ
　１　、Ｗ２１　、　ａ　Ｏ、ａｏ’ａｌ、ａｌ’が形
成されている。上記−点鎖線で囲まれた領域のうち、上
記多結晶シリコン層下以外において前記の第１１図の製
法によりｎ＋型領領域形成されている。

第２０図において、左下りの斜線の付けられた部分の多
結晶シリコン層の下には、エンハンスメント型ＭＩＳＦ
ＥＴのチャンネル領域が形成されることを意味しており
、左下り及び右下りの２つの斜線が組合されて付けられ
た部分の多結晶シリコン層の下には、デイプレッション
型ＭＩｓＦＥＴのチャンネル領域が形成されることを意
味している。

第２０図の紙面の上半分の部分においてｎ＋型領域ＶＣ
Ｃａと多結晶シリコン層Ｗｌｌとｎ＋型領域Ｗ１１．ｂ
とによってデイプレッション型ＭＩＳＦＥＴＱ３が構成
され、ｎ＋型領域Ｗｌｌｃと多結晶シリコン層ａＯ′と
ｎ＋型領域ＧＮＤａとによってエンハンスメント型ＭＩ
　５ＦＥＴＱ４が構成され、ｎ＋型領域Ｗｌｌｃと多結
晶シリコン層ａｌ’とｎ＋型領域ＧＮＤｂとによってエ
ンハンスメント型ＭＩＳＦＥＴＱ５が構成されている。

第２０図の紙面の下半分の部分において同様なＭＩＳＦ
ＥＴＱ３’　　Ｑ４’及びＱ５′が構成さする。

上記第２０図のデコーダの表面には第２１図のようにリ
ンガラス層１２０が形成され、次いでこのリンガラス層
及びその下の酸化膜に選択エツチングにより開孔が設け
られる。

アルミニウム蒸着及びその選択エツチングにより第２１
図のように各種のアルミニウム配線層が形成される。な
お、図において、上記リンガラス層及び酸化膜等の絶縁
膜に設けられた開孔がＸ印によって示されている。従っ
て上記ｘ印部分において上記各アルミニウム配線層はそ
の下の多結晶シリコン屑もしくは半導体領域に接触する
。

第２１図において、配線層Ｗｌｌａは、短絡用の配線層
であり、ＭＩＳＦＥＴＱ３　（第２０図参照）のゲート
電極としての多結晶シリコン層Ｗｌｌとそのソース領域
及び前記ＭＩＳＦＥＴＱ４．Ｑ５の共通のドレイン領域
としてのｎ＋型領域Ｗｌｌｂとを短絡している。配線層
ｖＣＣは電源用の配線層であり、ＭＩＳＦＥＴＱ３及び
Ｑ３′（第２０図参照）の共通ドレイン領域としてのｎ
＋型領域ＶＣＣａに接触している。配線層ＧＮＤは接地
用の配線層であり、ＭＩＳＦＥＴＱ４　、Ｑ４’の共通
ソース領域としてのｎ＋型領域Ｇ　Ｎ　Ｄ　ａに接触し
ている。なお、第２０図のように、ＭＩＳＦＥＴＱ５．
Ｑ５’の共通ソース領域としてのｎ＋型領域ＧＮＤｂは
上記ｎ＋型領領域　Ｎ　Ｄ　ａに連続している。

配線層ａＯとａＯは、互いに逆相のアドレス信号を受け
る対の配線層であり、そのうちの選択された一方、すな
わち図示の場合ａＯが多結晶シリコン層ａＯ’に接触し
、またａＯ”に接触している。

同様に、配線層ａ１とａｌは互いに逆相の他のアドレス
信号を受ける対の配線層である。図示の場合、配線層ａ
１が多結晶シリコン層ａｌ’に接触し、配線層ａ１が多
結晶シリコン層ａ１″に接触し℃いる。

以上のように、第１２図の上半分に前記第１図のＸデコ
ーダＸＤＩのような単位デコーダが構成され、下半分に
おいてＸＤ２のような他の単位デコーダが構成されてい
る。

上記単位Ｘデコーダは、メモリセル行に対応して並べら
れる。従って配線層ＶＣＣ、ＧＮＤ　。

ａｏ　、ａｏ　、ａｌ　、　：１１等は複数の単位Ｘデ
コーダに共通とされる。

第２２図人及び第２２＠Ｂは、リンガラス層を形成する
前の単位の書き込み回路のパターンを示しており、第２
３図人及び第２３図Ｂはそれぞれ上記第２２図人、第２
２図Ｂに対応した部分のアルミニウム配線層を形成した
後のパターンを示している。なお、パターンとしての第
２２図への右端は第２２図Ｂの左端につながり、同様に
第２３図人の右端は第２３図Ｂの左端につながる。

上記第２２図Ａ、Ｂ、第２３図Ａ、Ｂ、のパターンは前
記第２０図、第２１図と同じ標記法で示されている。

単位の書き込み回路は、前記Ｘデー−ダと同様な理由に
より、その２つが実質的に１つの単位とされる。

厚いシリコン酸化膜６０を介してメモリアレイを構成す
るための二点鎖線で示されたＰ型ウェル領域１０ｂ上に
延長されてきた第１ワード線としの多結晶シリコン層Ｗ
ｌｌ、Ｗ２１は、それぞれアルミニウム配線層ＷＩＩＣ
，Ｗ２１Ｃを介してＰ型ウェル領域１１に形成されたＭ
Ｉ　５ＦＥＴＱ１５．Ｑ１５’のドレイン領域Ｗｉｌｄ
、Ｗ２１ｄに接触する。

なお、上記Ｐ型ウェル領域１０ｂには、図示のように消
去回路（第１図参照）からの信号が加えられるアルミニ
ウム配線層ｅが接触する。

上記ＭＩＳＦＥＴＱＩ　５　、Ｑｌ　６のゲートとして
の多結晶シリコン層Ｗｅには、制御線Ｗｅ（第１図参照
）の信号が加えられる。

第２ワード線としての多結晶シリコン層Ｗ１２゜Ｗ２２
は、それぞれアルミニウム配線層Ｗ１２ａ。

Ｗ２２ａを介して、二点鎖線で示されているＰ型ウェル
領域１１に形成されたＭＩ　５ＦＥＴＱＩ　６とＱｌ７
の共通ドレイン領域Ｗ１２ｂ、ＭＩＳＦＥＴＱ１６’と
Ｑ１７′との共通ドレイン領域Ｗ２２ｂに接触し、更に
、それぞれ多結晶シリコン層Ｗｌ　２ｃ　、Ｗ２２ｃに
接触している。

上記ＭＩＳＦＥＴＱＩ　６　、ＱＬ　７　、Ｑｌ　６’
Ｑ１７′の共通ゲートとしての多結晶シリコン層ｖＣＣ
には＋５■の電源電圧が加えられる。

ＭＩＳＦＥＴＱｌＢとＱ１８′との共通ドレイン領域Ｇ
ＮＤａには、接地電位にされるアルミニウム配線層ＧＮ
Ｄが接触している。

多結晶シリコン層Ｗ１２ｃは、独立のＰ型ウェル領域１
１「に形成されたＭＩＳＦＥＴＱＩ９のゲート電極とさ
れており、アルミニウム配線層Ｗｌ　２ｄによって上記
ＭＩＳＦＥＴＱＩ　９のソース領域Ｗ１２ｅとＰ型ウェ
ル領域１１ｒとに接触している。

同様に、多結晶シリコン１Ｗ２２ｃは、他の独立のＰ型
ウェル領域１１１に形成されたＭＩＳＦＥＴＱＩ　９’
のゲート電極とされており、アルミニウム配線層Ｗ２２
ｄによって上記ＭＩＳＦＥＴＱ１９′のソース領域Ｗ　
２２　ｅとＰ型ウェル領域１１ｓとに接触している。

上記ＭＩＳＦＥＴＱ１９とＱ１９′は前記第９図もしく
は第１１図で説明されたような構造とされている。−型
シリコン基板１上に延長された上記ＭＩ　５ＦＥＴＱＩ
　９とＱ１９′との共通ドレイン領域ＶＰＰａには、書
き込み及び消去法の高電圧が加えられるアルミニウム配
線層ＶＰＰに接触している。

上記ＭＩ　５ＦＥＴＱ１５ないしＱＬ９によって、例え
ば第１図の回路ＷＡＩが構成され、Ｑ１５′ないしＱ１
９′によって他の回路ＷＡ２が構成される。

第２２図Ａ、Ｂ、第２３図Ａ、Ｂの単位の書き込み回路
は前記のＸデコーダと同様に、メモリセル行と対応して
並べられる。

第２４図は、リンガラス層を形成する前のＹゲートのパ
ターンを示しており、第２５図は、アルミニウム配線層
を形成した後の上記第２４図に対応した部分のパターン
を示している。

共通ディジット線としての多結晶シリコン層ＣＤには、
単位ゲートを並列接続するためのアルミニウム配線層Ｃ
Ｄａが接触している。

上記アルミニウム配線層ＣＤａは、ＭＩＳＦＥＴＱＩＩ
とＱＬ３の共通ドレイン領域ＣＤｂに接触している。上
記ＭＩＳＦＥＴＱＩ　１　、Ｑｌ　３のゲート電極とし
ての多結晶シリコン層Ｙｌａ。

Ｙ２ａにはそれぞれＹデコーダＭＤＩ、ＹＤ２（第１図
参照）の出力を受けるアルミニウム配線層Ｙｌ、Ｙ２が
接触している。

ＭＩ　５ＦＥＴＱＩ　１のソース領域とＱｌ２のドレイ
ン領域は共通のｎ＋型領域Ｄｌｂとされ、同様にＭＩ　
５ＦＥＴＱＩ　３のソース領域とＱｌ４のドレイン領域
が共通のｎ＋型領領域されている。

上記ＭＩＳＦＥＴＱＩ　ＺとＱｌ４のゲート電極として
の多結晶シリコン層ｖＣＣには、＋５ｖの電源電圧が供
給される。

ＭＩＳＦＥＴＱ１２のソース領域Ｄｌａには、ディジッ
ト線としてのアルミニウム配線層Ｄｉが接触し、同様に
ＭＩ　５ＦＥＴＱＩ　４０ソース領域Ｄ２ａには、他の
ディジット線としてのアルミニウム配線層が接触してい
る。

第２６図人及び第２６図Ｂは、リンガラス層を形成する
前の書き込み禁止回路のパターンを示しており、第２７
図人及び第２７図Ｂは、アルミニウム配線層が形成され
た後のそれぞれ上記第２６図Ａ、第２６図Ｂに対応する
部分のパターンを示している。なお、パターンとして第
２６図人の下端が第２６図Ｂの上端につながり、同様に
第２７図への下端が第２７図Ｂの上端につながる。

第６図のように、メモリアレイと書き込み禁止回路との
間に配線領域ＷＩＲが配置されるので、特に制限されな
いが、第１５図、第１６図で説明した基準電位線として
のアルミニウム配線層ＥＤ１、ＥＤ２は、各ＭＩＳＦＥ
Ｔの多結晶シリコン層と同時に形成された多結晶シリコ
ン層ＥＤ１ａ＋ＥＤ２ａにそれぞれ接触させられる。上
記配線領域ＷＴＲにおいては、上記多結晶７リコン層Ｅ
Ｄｌａ、ＥＤｌａ上に酸化膜及びリンガラス層を介して
各種のアルミニウム配線層が形成される。

なお、上記第２６図Ａ、Ｂ、第２７図Ａ、Ｂは前記各図
と同じ標記法に従って示されている。従って、上記第２
６図Ａ、Ｂ、第２７図Ａ、Ｈにおける書き込み禁止回路
の構成については説明を省略する。

この発明に従うと、第６図のように、メモリアレイをは
さんでデコーダと凄き込み回路を配置するので動作速度
、特に読み出し動作速度を大きくすることができるよう
になる。これに対し、デコーダと書き込み回路とをメモ
リアレイの片側に配置する場合、例えばデコーダからメ
モリセルへの配線が長くなり、また、メモリアレイの片
側に複数の回路を配置するので、半導体集積回路におい
て公知のような交差配線箇所が多くなってくることにな
る。その結果、メモリアレイに信号を供給する配線径路
の信号伝送特性が劣化し、動作速度が制限を受けること
になる。

上記のように、メモリアレイをはさんでデコーダと書き
込み回路を配置する場合、単位のデコーダと書き込み回
路のピッチを比較的小さくできるので、メモリアレイの
大きさをこれらの回路で制限しなくてもよいようになる
。

またメモリアレイをはさんでゲートもしくはデコーダー
ど書き込み禁止回路を配置するので、上記と同様な理由
で高速動作とすることができるようになる。

上記のように、メモリアレイをはさんでデコーダと書き
込み回路とを配置する構成もしくはメモリアレイをはさ
んでゲートもしくはデコーダと書き込み回路を配置する
構成は、書き込み回路もしくは書き込み禁止回路を使用
する他の種類の記憶装置に適用することができる。

この発明に従うと、前記のようにウェル領域を使用し、
このウェル領域を高耐圧回路のために有効に使用するこ
とができる。

前記第１図のエンハンスメントｍＭＩｓＦＥＴＱ３７な
いしＱ３９を直列接続した電圧分割回路において、ＭＩ
　５ＦＥＴＱ３７のドレインに最も高い電圧が加わるの
で、このＭＩ　５ＦＥＴＱ３７が高電圧によって破壊さ
れると、この破壊されたＭＩＳＦＥＴＱ３７を介してＱ
３８に高電圧が加わることになる。その結果、直列接続
のＭＩＳＦＥＴが次々と破壊する。しかしながら、上記
の最も高い電圧が加わるＭＩ　５ＦＥＴＱ３７を前記の
ようにウェル領域を利用した構造にすることにょって高
耐圧化すると、他のＭＩＳＦＥＴＱ３８ないしＱ３９を
普通の構造としても、上記のような破壊を防ぐことがで
きる。上記のような電圧分割回路は、実施例の記憶回路
装置以外の他の回路装置に使用することができる。

同様に、第１図の消去回路、書き込み禁止電圧発生回路
のような回路は、他の用途に使用することができる。

【図面の簡単な説明】

第１図は半導体記憶回路の回路図、第２図、第３図及び
第４図は、第１図の回路の動作タイミングチャート図、
第５図は、半導体記憶回路のブロック図、第６図は、半
導体記憶回路装置の平面図、第７図は第６図９半導体記
憶回路装債を形成する半導体基板の平面図、第８図は第
７図のＡ−Ａ’部分の断面図、第９図は、ＭＩＳＦＥＴ
を形成した半導体基板の断面図、第１０図はバイポーラ
トランジスタを形成した半導体基板の断面図、第１１図
（Ａ）ないしく０）マ半導体記憶回路装置の各製造工程
における半導体基板の断面図、第１２図は、ＭＮＯＳの
断面図、第１３図は第１２図のＭＮＯＳの特性曲線図、
第１４図はメモリセルの等価回路図、第１５図は、リン
ガラス層を形成する前のメモリアレイの平面図、第１６
図はアルミニウム配線層を形成した後のメモリアレイの
平面図、第１７図、第１８図及び第１９図はそれぞれ第
１６図のＡ−Ａ’部分、Ｂ−Ｂ’部分及びｃ−ｃ’部分
の断面図、第２０図は、リンガラス層を形成する前のＸ
デコーダの平面図、第２１図はアルミニウム配線層を形
成した後のＸデコーダの平面図、第２２図Ａ及び第２２
図Ｂはリンガラス層を形成する前の書き込み回路の平面
図、第２３図Ａ及び第２３図Ｂはアルミニウム配線層を
形成した後の書き込み回路の平面図、第２４図は、リン
ガラス層を形成する前のＹゲートの平面図、第２５図は
、アルミニウム配線層を形成した後のＹゲートの平面図
、第２６図Ａ及び第２６図Ｂは、リンガラス層を形成す
る前の書き込み禁止回路の平面図、第２７図Ａ及び第２
７図Ｂは、アルミニウム配線層を形成した後の書き込み
禁止回路の平面図、第２８図及び第２９図は５ｉ−３ｉ
ｎ２界面における夫々リン、ボロン不純物の濃度分布を
示す状態図、第３０図乃至第３３図及び第３４図乃至第
３６図は夫々半導体装置要部の製造工程毎の断面図であ
る。 ＭＡ・・・メモリアレイ、ＸＤＩ　、ＸＤ２・・・Ｘデ
コーダ、ＹＧＯ・・・Ｙゲート、ＹＤＩ　、ＹＤ２・・
・Ｘデコーダ、ＷＡＩ、ＷＡ２・・・書き込み回路、Ｉ
ＨＡｌ・・・書き込み禁止回路、ＩＨＡ２・・・書き込
み禁止電圧発生回路、ＥＲ３・・・消去回路、ＣＩ’Ｌ
Ｌ・・・制御回路、ＩＯ３・・・センス回路、ｌ０Ｉｔ
・・・出力バッファ回路、ＩＯＷ・・・データ入力回路
、ＢＯ〜ＢＩＯ・・・入力バッファ回路。 第２図 第３図 図 第 ５　に 第 図 第 区 第 図 第 図 痕 図 第 ■ 第 図 第 図 フハ箒笑

Claims (1)

【特許請求の範囲】
1. １、半導体基板の主表面の実質的に四角形状の第１の領
   域に形成された、行列状に配置された複数のメモリセル
   から成るメモリアレイ部と、メモリアレイ部の各列に沿
   って配設された基準電位線およびディジット線として作
   用する１対の配線群と、前記１対の配線群の一終端部に
   位置し、前記第１の領域の第１の辺に隣接する第２の領
   域に形成された前記ディジット線を選択するためのデコ
   ーダ回路部と、前記１対の配線群の他終端部に位置し、
   前記第１の領域の第１の辺と対向する第２の辺に隣接す
   る第３の領域に形成された前記基準電位線の電位を制御
   するための書き込み禁止回路部とを具備し、前記メモリ
   セルは各列に配置された前記一対の配線間に電気的に直
   列接続されたＭＮＯＳ素子とＭＯＳ素子とから形成され
   、各行のメモリセル群のゲートは対応する行に沿って延
   在するワード線に電気的接続されて成ることを特徴とす
   る半導体記憶回路装置。