JPH0233207A - バッファ回路 - Google Patents
バッファ回路Info
- Publication number
- JPH0233207A JPH0233207A JP18323688A JP18323688A JPH0233207A JP H0233207 A JPH0233207 A JP H0233207A JP 18323688 A JP18323688 A JP 18323688A JP 18323688 A JP18323688 A JP 18323688A JP H0233207 A JPH0233207 A JP H0233207A
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- Japan
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- current
- base
- emitter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、「発明の目的ｊ
〔産業上の利用分野〕
本発明は、バッファ回路のＤＣ動作およびＡＣ動作上の
特性の改善に関するものである。
特性の改善に関するものである。
従来、低歪のバッファ回路として、第８図のダイヤモン
ド回路が用いられていた。＠子１に入力電圧Ｖ ｉｌｌ
が加わると、バイアス抵抗Ｒ１〜Ｒ４とトランジスタＱ
１〜Ｑ４で構成される２段のエミッタフォロワ回路を介
して端子６から電圧ＶｆＬｌｔが出力される。７，８は
１段目のエミッタフォロワに電流を供給する定電流源で
ある。
ド回路が用いられていた。＠子１に入力電圧Ｖ ｉｌｌ
が加わると、バイアス抵抗Ｒ１〜Ｒ４とトランジスタＱ
１〜Ｑ４で構成される２段のエミッタフォロワ回路を介
して端子６から電圧ＶｆＬｌｔが出力される。７，８は
１段目のエミッタフォロワに電流を供給する定電流源で
ある。
しかしながら、上記の回路において、負荷電流Ｉしによ
り、トランジスタＱ１．Ｑ２にほぼＴＬ／２づつの電流
変化が生じると、これに対応してトランジスタＱ＋、Ｑ
２のベース・エミッタ電圧Ｖｂｅが非直線的に変化する
ため、ゲインの非線形性（ノンリニアリティ）と高調波
歪みを生ずる。
り、トランジスタＱ１．Ｑ２にほぼＴＬ／２づつの電流
変化が生じると、これに対応してトランジスタＱ＋、Ｑ
２のベース・エミッタ電圧Ｖｂｅが非直線的に変化する
ため、ゲインの非線形性（ノンリニアリティ）と高調波
歪みを生ずる。
トランジスタ（ｈ、Ｑ２の打消し効果により上記の２つ
の現象はある程度押えられるが、十分ではなかった。
の現象はある程度押えられるが、十分ではなかった。
本発明は上記の問題を解決するなめになされたもので、
低歪化が図られたバッファ回路を実現することを目的と
する。
低歪化が図られたバッファ回路を実現することを目的と
する。
口、「発明の構成」
〔課題を解決するための手段〕
本発明に係るバッファ回路はベース゛端子に入力電圧に
基づく電圧が加わる第１のトランジスタと、この第１の
トランジスタのエミッタ端子にベース端子が接続する第
２のトランジスタと、この第２のトランジスタのコレク
タ電流を前記第１のトランジスタのエミッタ電流に帰還
するカレント・ミラー回路とを備え、第２のトランジス
タのエミッタフォロワ出力が入力電圧に対応するように
構成したことを特徴とする。
基づく電圧が加わる第１のトランジスタと、この第１の
トランジスタのエミッタ端子にベース端子が接続する第
２のトランジスタと、この第２のトランジスタのコレク
タ電流を前記第１のトランジスタのエミッタ電流に帰還
するカレント・ミラー回路とを備え、第２のトランジス
タのエミッタフォロワ出力が入力電圧に対応するように
構成したことを特徴とする。
カレント・ミラー回路により第２のトランジスタのコレ
クタ電流が第１のトランジスタのエミッタ電流と等しく
なるので、第１のトランジスタと第２のトランジスタの
ベース・エミッタ間電圧が常に等しくなり、非線形性が
相殺される。
クタ電流が第１のトランジスタのエミッタ電流と等しく
なるので、第１のトランジスタと第２のトランジスタの
ベース・エミッタ間電圧が常に等しくなり、非線形性が
相殺される。
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明に係るバッファ回路の一実施例を示す構
成ブロック図である。以下括弧内は負側の回路記号を示
す、１は入力端子、Ｒ３（Ｒ４）はこの入力端子１にそ
の一端が接続するバイアス電流を決めるための抵抗、２
（３）はその一端が前記抵抗Ｒ３（Ｒ４）の他端に接続
しその他端が正電源Ｖｃｃ（負電源ＶＥＥ）に接続する
電流Ｉの定電流源、Ｑ３（Ｑａ）は１段目のエミッタ・
フォロワを構成しそのベース端子が抵抗Ｒ３（Ｒ４）の
他端に接続しそのコレクタ端子が負電源ＶＥＥ（正電源
Ｖｃｃ）に接続するＰＮＰ形（ＮＰＮ形）の第１のトラ
ンジスタ、Ｑ＋（Ｑ２）は２段目のエミッタフォロワを
構成しそのベース端子が前記トランジスタＱ：＋（Ｑａ
）のエミッタ端子に接続するＮＰＮ形（ＰＮＰ形）の第
２のトランジスタ、４（５）はトランジスタＱ＋（Ｑ２
）のコレクタ電流を入力してトランジスタＱ３（Ｑａ）
のエミッタ端子に出力する第１（第２）のカレント・ミ
ラー回路、Ｒ１（Ｒ２）はトランジスタＱ（Ｑ２）のエ
ミッタ端子がその一端に接続しその他端が端子６に接続
するバイアス電流を決めるための抵抗である。
成ブロック図である。以下括弧内は負側の回路記号を示
す、１は入力端子、Ｒ３（Ｒ４）はこの入力端子１にそ
の一端が接続するバイアス電流を決めるための抵抗、２
（３）はその一端が前記抵抗Ｒ３（Ｒ４）の他端に接続
しその他端が正電源Ｖｃｃ（負電源ＶＥＥ）に接続する
電流Ｉの定電流源、Ｑ３（Ｑａ）は１段目のエミッタ・
フォロワを構成しそのベース端子が抵抗Ｒ３（Ｒ４）の
他端に接続しそのコレクタ端子が負電源ＶＥＥ（正電源
Ｖｃｃ）に接続するＰＮＰ形（ＮＰＮ形）の第１のトラ
ンジスタ、Ｑ＋（Ｑ２）は２段目のエミッタフォロワを
構成しそのベース端子が前記トランジスタＱ：＋（Ｑａ
）のエミッタ端子に接続するＮＰＮ形（ＰＮＰ形）の第
２のトランジスタ、４（５）はトランジスタＱ＋（Ｑ２
）のコレクタ電流を入力してトランジスタＱ３（Ｑａ）
のエミッタ端子に出力する第１（第２）のカレント・ミ
ラー回路、Ｒ１（Ｒ２）はトランジスタＱ（Ｑ２）のエ
ミッタ端子がその一端に接続しその他端が端子６に接続
するバイアス電流を決めるための抵抗である。
第２図〜第４図は第１のカレントミラー回路４の具体例
を示したもので、ＰＮＰトランジスタで構成しているが
、第２のカレントミラー回路５についてはこれらと対称
な回路をＮＰＮトランジスタで構成すればよい、第２図
のカレントミラー回路のＩ面端子がトランジスタＱ＋＜
Ｑ２）のコレクタ端子に接続し、Ｉ ０１＋１端子がト
ランジスタＱ３（Ｑａ）のエミッタ端子に接続する。第
２図および第３図では入出力電流比Ｉａｕｔ／Ｉｎｎが
１であり、第４図では１ ／ ｎである。
を示したもので、ＰＮＰトランジスタで構成しているが
、第２のカレントミラー回路５についてはこれらと対称
な回路をＮＰＮトランジスタで構成すればよい、第２図
のカレントミラー回路のＩ面端子がトランジスタＱ＋＜
Ｑ２）のコレクタ端子に接続し、Ｉ ０１＋１端子がト
ランジスタＱ３（Ｑａ）のエミッタ端子に接続する。第
２図および第３図では入出力電流比Ｉａｕｔ／Ｉｎｎが
１であり、第４図では１ ／ ｎである。
上記のような構成のバッファ回路の動作を次に説明する
。カレントミラー回路４（５）のローカルフィードバッ
クにより、トランジスタＱ１．Ｑ３ （Ｑ２ 、Ｑａ
）のベース電流が小さいとして無視すると、Ｑ＋（Ｑ２
）のコレクタ電流ＩＣ＋（ＩＣ２）とＱ３ （Ｑａ＞の
コレクタ電流ＩＣ３（Ｉｃ４）とが等しくなるので、ト
ランジスタＱ（Ｑ２）とＱａ （Ｑａ）のベース・エミ
ッタ電圧が等しくなる。すなわち、 Ｖｂｅ２＝Ｖｂｅ４＋ Ｖｂｅ２＝Ｖｂｅ４・・・
（１） この関係はベース・エミッタ電圧の変化分ΔＶｂｅ＋＋
ΔＶｂｅ３＋ΔＶｂａ２＋ΔＶｂｅ４についても同様に
成立つ、したがって負荷電流ＩＬによりトランジスタＱ
ｌ（Ｑ２）のコレクタ電流Ｉｃ＋（Ｉｃ２）がＩ Ｌ
／ ２づつ変化し、ベース・エミッタ電圧Ｖｂｅ ＋
（Ｖｂｅ２）が非線形的に変化しても、ベース・エミ
ッタ電圧Ｖｂｅ：＋（Ｖｂｅａ ）がこれを相殺するよ
うに変化するので、トランジスタ（ｈ（Ｑ２）のエミッ
タ端子とトランジスタＱ３（Ｑａ）のベース端子の電位
は等しくなる。その結果、ゲインに影響する部分は抵抗
Ｒ１とＲ２のみになり、これは非線形性はないから直線
性と高調波歪特性が大幅に改善される。なお、トランジ
スタＱ１〜Ｑ４のバイアス電流Ｔｃ、〜ＩＣ４は抵抗Ｒ
１〜Ｒ４と電流源２．３により決まり、Ｒ１＝Ｒ２，Ｒ
）＝Ｒａの場合を考えると、 Ｉｃ ＋ ＝ＩＣ２＝ＩＣ３＝ＩＣａ ＝ （Ｒ３／Ｒ
＋ ）■ ・・・（
２）となる。
。カレントミラー回路４（５）のローカルフィードバッ
クにより、トランジスタＱ１．Ｑ３ （Ｑ２ 、Ｑａ
）のベース電流が小さいとして無視すると、Ｑ＋（Ｑ２
）のコレクタ電流ＩＣ＋（ＩＣ２）とＱ３ （Ｑａ＞の
コレクタ電流ＩＣ３（Ｉｃ４）とが等しくなるので、ト
ランジスタＱ（Ｑ２）とＱａ （Ｑａ）のベース・エミ
ッタ電圧が等しくなる。すなわち、 Ｖｂｅ２＝Ｖｂｅ４＋ Ｖｂｅ２＝Ｖｂｅ４・・・
（１） この関係はベース・エミッタ電圧の変化分ΔＶｂｅ＋＋
ΔＶｂｅ３＋ΔＶｂａ２＋ΔＶｂｅ４についても同様に
成立つ、したがって負荷電流ＩＬによりトランジスタＱ
ｌ（Ｑ２）のコレクタ電流Ｉｃ＋（Ｉｃ２）がＩ Ｌ
／ ２づつ変化し、ベース・エミッタ電圧Ｖｂｅ ＋
（Ｖｂｅ２）が非線形的に変化しても、ベース・エミ
ッタ電圧Ｖｂｅ：＋（Ｖｂｅａ ）がこれを相殺するよ
うに変化するので、トランジスタ（ｈ（Ｑ２）のエミッ
タ端子とトランジスタＱ３（Ｑａ）のベース端子の電位
は等しくなる。その結果、ゲインに影響する部分は抵抗
Ｒ１とＲ２のみになり、これは非線形性はないから直線
性と高調波歪特性が大幅に改善される。なお、トランジ
スタＱ１〜Ｑ４のバイアス電流Ｔｃ、〜ＩＣ４は抵抗Ｒ
１〜Ｒ４と電流源２．３により決まり、Ｒ１＝Ｒ２，Ｒ
）＝Ｒａの場合を考えると、 Ｉｃ ＋ ＝ＩＣ２＝ＩＣ３＝ＩＣａ ＝ （Ｒ３／Ｒ
＋ ）■ ・・・（
２）となる。
このような構成のバッファ回路によれば、トランジスタ
のベース・エミッタ電圧の非直線性をローカル・フィー
ドバックにより相殺することにより、ＤＣ（直流）動作
でのゲインの直線性の向上と、ＡＣ（交流）動作での高
調波歪の低減等を図ることができる。
のベース・エミッタ電圧の非直線性をローカル・フィー
ドバックにより相殺することにより、ＤＣ（直流）動作
でのゲインの直線性の向上と、ＡＣ（交流）動作での高
調波歪の低減等を図ることができる。
なお上記の実施例では１段目と２段目のトランジスタの
電流比が１：１の場合を示したが、電流比を１：ｎとす
ることにより、１段目の消費電力を低減することができ
る。このためには、例えばカレントミラー回路として第
４図の回路を用いればよい。
電流比が１：１の場合を示したが、電流比を１：ｎとす
ることにより、１段目の消費電力を低減することができ
る。このためには、例えばカレントミラー回路として第
４図の回路を用いればよい。
第５図は本発明に係るバッファ回路の第２の実施例で、
１段目と２段目のトランジスタの電流比を１：ｎとする
他の構成を示す構成回路図である。
１段目と２段目のトランジスタの電流比を１：ｎとする
他の構成を示す構成回路図である。
第１図と同じ部分は同一の記号を付して説明を省略する
。カレントミラー回路４．５としては第２図の方式のも
のが用いられている。第１図と異なる部分は、２段目ト
ランジスタＱ１．Ｑ２と並列にコレクタ端子が電源に接
続する複数のトランジスタＱｐ＋〜ＱＰ／２ＴＬ−２お
よび複数の抵抗ＲＰ、〜ＲＰ／２ＴＬ−２からなる複数
のエミッタフォロワ回路が接続する点にある。カレント
ミラー入力端子同士を接続する抵抗Ｒｉはトランジスタ
Ｑ、〜Ｑ４起動用の抵抗で、電源オン時や、入力信号が
許容範囲外に振れた際、トランジスタＱ１（Ｑ２）がオ
フになったときにＱ３（Ｑ４）もオフとなって動作しな
くなることを防いでいる。抵抗Ｒｉには原理動作に支障
がない範囲で、カレントミラー回路４を介してトランジ
スタＱ：＋（Ｑ４）をオンとするに必要な保かな電流が
流れている。
。カレントミラー回路４．５としては第２図の方式のも
のが用いられている。第１図と異なる部分は、２段目ト
ランジスタＱ１．Ｑ２と並列にコレクタ端子が電源に接
続する複数のトランジスタＱｐ＋〜ＱＰ／２ＴＬ−２お
よび複数の抵抗ＲＰ、〜ＲＰ／２ＴＬ−２からなる複数
のエミッタフォロワ回路が接続する点にある。カレント
ミラー入力端子同士を接続する抵抗Ｒｉはトランジスタ
Ｑ、〜Ｑ４起動用の抵抗で、電源オン時や、入力信号が
許容範囲外に振れた際、トランジスタＱ１（Ｑ２）がオ
フになったときにＱ３（Ｑ４）もオフとなって動作しな
くなることを防いでいる。抵抗Ｒｉには原理動作に支障
がない範囲で、カレントミラー回路４を介してトランジ
スタＱ：＋（Ｑ４）をオンとするに必要な保かな電流が
流れている。
その他の動作は第１図の場合と同様であるので、説明を
省略する。なお第１図ではトランジスタ起動用回路は省
略しである。
省略する。なお第１図ではトランジスタ起動用回路は省
略しである。
第６図は本発明に係るバッファ回路の第３の実施例で、
部品点数を約半分にしたものを示す構成回路図である。
部品点数を約半分にしたものを示す構成回路図である。
第１図と同じ部分は同一の記号を付して説明を省略する
６またＱ＋、Ｑ、起動回路は省略している。バイアス電
流が定電流源７で決定されているほかは第１図の正側回
路と同様の動作を行う。この構成の場合、高速動作にお
ける大振幅波形の立上がりと立下がりの対称性が若干犠
牲になるが、構成は簡単になる。
６またＱ＋、Ｑ、起動回路は省略している。バイアス電
流が定電流源７で決定されているほかは第１図の正側回
路と同様の動作を行う。この構成の場合、高速動作にお
ける大振幅波形の立上がりと立下がりの対称性が若干犠
牲になるが、構成は簡単になる。
第７図は本発明に係るバッファ回路の第４の実施例で、
ＦＥＴ（電界効果トランジスタ）入力により入力インピ
ーダンスを大きくしたものを示す構成回路図である。第
１図と同じ部分は同一の記号を付して説明を省略する。
ＦＥＴ（電界効果トランジスタ）入力により入力インピ
ーダンスを大きくしたものを示す構成回路図である。第
１図と同じ部分は同一の記号を付して説明を省略する。
第１図と異なって、定電流源２は省略、抵抗Ｒ４は０と
なり、Ｆ Ｅ Ｔａ２と抵抗）え、がソースフォロワ回
路を構成し、Ｆ Ｅ ’「Ｑ ５のゲートに印加される
電圧Ｖ ｉＴＬによりトランジスタＱ３．Ｑ−のベース
電圧が変化する。
なり、Ｆ Ｅ Ｔａ２と抵抗）え、がソースフォロワ回
路を構成し、Ｆ Ｅ ’「Ｑ ５のゲートに印加される
電圧Ｖ ｉＴＬによりトランジスタＱ３．Ｑ−のベース
電圧が変化する。
定電流源１ｊ＋、Ｉｊ２はそれぞれトランジスタＱ３．
Ｑ−のエミッタ端子に互いに逆方向に接続して電流を流
し、第５図のＲＬと同じようにトランジスタＱ１〜Ｑ４
の起動回路を構成する。定電流源’Ｌ３＋Ｉｉｄはそれ
ぞれトランジスタＱ。
Ｑ−のエミッタ端子に互いに逆方向に接続して電流を流
し、第５図のＲＬと同じようにトランジスタＱ１〜Ｑ４
の起動回路を構成する。定電流源’Ｌ３＋Ｉｉｄはそれ
ぞれトランジスタＱ。
Ｑ２のコレクタ端子に互いに逆方向に接続して７” Ｑ
＋→Ｒ１→Ｒ２→Ｑ２→８と電流を流し、定電流源Ｉ
ｔ＋＋Ｉ１２がベース・エミッタ電圧のキャンセル動作
に及ぼす若干の影響を完全に補正する。ダイオードＤＩ
（Ｄ２）はトランジスタＱ（Ｑ２）がオフになった時の
Ｉｊ３ （１，４）の電流パス設けるためにあり、通常
動作時はオフになっている。その池の動作は第１図の場
合と同様である。
＋→Ｒ１→Ｒ２→Ｑ２→８と電流を流し、定電流源Ｉ
ｔ＋＋Ｉ１２がベース・エミッタ電圧のキャンセル動作
に及ぼす若干の影響を完全に補正する。ダイオードＤＩ
（Ｄ２）はトランジスタＱ（Ｑ２）がオフになった時の
Ｉｊ３ （１，４）の電流パス設けるためにあり、通常
動作時はオフになっている。その池の動作は第１図の場
合と同様である。
ハ、「発明の効果ｊ
以上の説明から明らかなように、本願発明によれば、低
歪化、すなわちＤＣ動作でのゲインの直線性の向上とＡ
Ｃ動作での高調波歪の低減が図られたバッファ回路を簡
単な構成で実現することができる。
歪化、すなわちＤＣ動作でのゲインの直線性の向上とＡ
Ｃ動作での高調波歪の低減が図られたバッファ回路を簡
単な構成で実現することができる。
第１図は本発明に係るバッファ回路の一実施例を示す構
成ブロック図、第２図〜第４図は第１図回路におけるカ
レントミラー回路の具体的な構成例を示す部分回路図、
第５図は本発明に係るバッファ回路の第２の実施例を示
す構成回路図、第６図は本発明に係るバッファ回路の第
３の実施例を示す構成ブロック図、第７図は本発明に係
るバッファ回路の第４の実施例を示す構成ブロック図、
第８図はバッファ回路の従来例を示す回路図である。
成ブロック図、第２図〜第４図は第１図回路におけるカ
レントミラー回路の具体的な構成例を示す部分回路図、
第５図は本発明に係るバッファ回路の第２の実施例を示
す構成回路図、第６図は本発明に係るバッファ回路の第
３の実施例を示す構成ブロック図、第７図は本発明に係
るバッファ回路の第４の実施例を示す構成ブロック図、
第８図はバッファ回路の従来例を示す回路図である。
Claims (1)
- ベース端子に入力電圧に基づく電圧が加わる第１のトラ
ンジスタと、この第１のトランジスタのエミッタ端子に
ベース端子が接続する第２のトランジスタと、この第２
のトランジスタのコレクタ電流を前記第１のトランジス
タのエミッタ電流に帰還するカレント・ミラー回路とを
備え、第２のトランジスタのエミッタフォロワ出力が入
力電圧に対応するように構成したことを特徴とするバッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18323688A JPH0233207A (ja) | 1988-07-22 | 1988-07-22 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18323688A JPH0233207A (ja) | 1988-07-22 | 1988-07-22 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233207A true JPH0233207A (ja) | 1990-02-02 |
Family
ID=16132157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18323688A Pending JPH0233207A (ja) | 1988-07-22 | 1988-07-22 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233207A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060452A (ja) * | 2001-08-20 | 2003-02-28 | Denso Corp | オペアンプ回路 |
| JP2019110413A (ja) * | 2017-12-18 | 2019-07-04 | オンキヨー株式会社 | 増幅装置 |
-
1988
- 1988-07-22 JP JP18323688A patent/JPH0233207A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060452A (ja) * | 2001-08-20 | 2003-02-28 | Denso Corp | オペアンプ回路 |
| JP2019110413A (ja) * | 2017-12-18 | 2019-07-04 | オンキヨー株式会社 | 増幅装置 |
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