JPH02332A - 電荷転送素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ この発明は電６１転送素子に関し、特に隣接したゲート
電極同志が部分的に重なり合う構造をｆｉする化６：１
転送素了およびその製造方法に関するものである。 ［従来の技術］ 第１０図は一般の電６：１転送索了（以下ＣＣＤ）の転
送方向に沿った断面とポテンシャル井戸との関係を模式
的に示した図である。 図を参照して上方には垂直転送部の断面図が示され、φ
、、〜φＡ４の各端子はゲート７ｕ極７の各々に配線接
続される。断面図の下方には転送時における各時刻１．
）−１，の断面位置に対応する半導体基板１の電荷転送
領域のポテンシャル井戸の変化を示すポテンシャル図が
示されている。 第１１図は第１０図に示す各ゲート電極７に接続する端
子に印加されるクロックパルスを示したタイミングチャ
ート図である。 図を参照して経過時間に対する各端子φＡｌ〜φ、、に
印加されるクロックパルスが示されている。 第１０図および第１１図を参照して、この電荷転送素子
の転送動作について以下簡単に説明する。 ゲート電極７に接続する端子のうち時刻ｔｇにおいてφ
、、にＨＨ’　レベルの電圧が印加されると、φＡｌに
接続されるゲート電極７下に特に深いポテンシャル井戸
が形成され、他の電６：１転送装置（図示せず）から転
送されてきた電荷がこの井戸を中心に一旦蓄えられる。 蓄えられた電６：Ｉは時刻ｔ１〜ｔ、にて示されるよう
にそのポテンシャル井戸をクロックパルスに基づいて移
動させることによって順次転送されるのである。 電荷転送素子はこのように半導体基板１上に絶縁膜８を
介して形成される段数のゲート電極７にクロックパルス
を印加することによって、ポテンシャル井戸を形成する
ことからゲート電極の）し成はその転送特性上から重要
である。 第１２Ａ図〜第１２Ｄ図は従来の電荷転送素子のゲート
電極の製造方法を示す工程断面図である。 以下、図を参照してこの製造方法について説明する。 まず、シリコンよりなる半導体基板１の主面上を熱酸化
することによって酸化膜２を形成し、さらにその上にＣ
ＶＤ法でポリシリコン膜３を形成する（第１２Ａ図参照
）。 次に、ポリシリコン膜３上にレジスト（図示せず）を形
成してこれを写真製版工程を用いて所定形状にパターニ
ングする。パターニングされたレジストをマスクとして
露出したポリシリコン膜３およびその下部の酸化膜２を
エツチングすることによって、所定間隔を持った２層の
酸化膜パターン２ａおよびポリシリコン膜パターン３ａ
を形成する（第１２Ｂ図参照）。 さらに、露出している半導体基板１の主面上およびポリ
シリコン膜パターン３ａの表面を熱酸化して酸化膜９を
形成し、その上全面を覆うようにＣＶＤ法でポリシリコ
ン膜６を形成する（第１２Ｃ図参照）。 最後に、ポリシリコン膜６上にレジスト（図示せず）を
形成して、これを写真製版工程を用いて所定形状にパタ
ーニングする。パターニングされたレジストをマスクと
して露出したポリシリコン膜６をエツチングすることに
よって所定間隔をもったポリシリコン膜パターン６ａを
形成する（第１２Ｄ図参照）。 このように形成されたポリシリコン膜パターン３ａ、６
ａが、第１０図におけるゲート電極７となって転送方向
に交互に配列されるのである。 ［発明が解決しようとする課題］ 第１３図は第１２Ｄ図において製造されたゲート電極と
なるポリシリコン膜パターン３ａ、６ａの境界部を拡大
した断面図である。 図において、半導体基板１の主面上に酸化膜パターン２
ａを介してボシリコン膜パターン３ａ（厚さＤ２）が形
成され、それに酸化膜９（ポリシリコン膜パターン３ａ
上の厚さＤＩ）を介して、ポリシリコン膜パターン６ａ
が隣接している。この場合、図に示すようにポリシリコ
ン膜パターン６ａの一部は、ポリシリコン膜パターン３
ａの上方に距＃ＬＬの平面的な重なり部をもって形成す
る。 すなわち、この重なり部は第１２Ｄ図における写真製版
工程でのマスクのずれと過剰エツチング量とを考慮して
決められるものであって、ポリシリコン膜パターン６ａ
がポリシリコン膜パターン３ａから離れて形成されるこ
とによる転送効率の低下を防止するためである。ポリシ
リコン膜パターン６ａの端部が酸化膜９の膜厚を超えて
ポリシリコン膜パターン３ａの端部から離れると、その
分だけ甲導体基［１の転送領域のうちボテンシトルが制
御されない部分が増加するからである。 したがって、この重なり部を含めてポリシリコン膜パタ
ーン６ａとポリシリコン膜パターン３ａとの間には酸化
膜９を介して図のごとく容量ｃ、。 Ｃ２が１１ニ成される。実際にはゲート電極となるポリ
シリコン膜パターン６ａに配線が接続され、この配線に
は寄生抵抗Ｒが発生するので端子に電圧■、が印加され
たとき、ポリシリコン膜パターン６ａの電圧をＶ２とす
るとこの電圧ＶＩ　＋　”２の間には所定の関係が生じ
る。 第１４図はこのポリシリコン膜パターン６ａまわりの等
価回路を示した図であり、第１５Ａ図および第１５Ｂ図
は電圧Ｖ、および電圧ｖ２の経過時間に１ｆう電圧変化
を示した図である。 第１４図において並列の容ｆｍｃ＋、Ｃ２の和をＣ１と
すると抵抗Ｒと容量Ｃ３とが直列となることから、端子
に電圧Ｖ、が印加されたときこの時定数Ｒｘ（：、に基
づいて電圧ｖ２は第１５Ｂ図のごとく徐々に上昇する。 ｔ すなわち、Ｖ２−Ｖｌ　　（ｌ　　ｅ島）ここで、ｔ：
経過時間 また、Ｃ３−ＣＩ　＋Ｃ２−ＡＱ　　Ｅ　、（ＬＷ／Ｄ
。 ＋Ｄ２　Ｗ／Ｄ、） ここでＣ０：真空の誘電率 ε、：酸化膜９の誘電定数 Ｗ　：ポリシリコン膜パターン６ａまたは３ａの幅（紙
面貫通方向） したがって、Ｃ１を小さくするにはり、の値を大きくす
るか、Ｄ２またはＬの値を小さくすることが必要である
が、ポリシリコン膜パターン３ａの上面の膜厚Ｄ１は通
常酸化膜９の゛ト導体基板１上の膜厚り、の２倍程度と
して形成される。ところが半導体基板１上の膜厚り、の
膜厚は半導体基板１に形成するポテンシャル井戸の形状
、すなわち電荷の転送条件から決められるものであり、
しかも隣接のゲート電極としてポリシンコン膜パターン
３ａ下の酸化膜パターン２ａの膜厚とも等しくしなけれ
ばならない等の制約があって独立に厚くすることが困難
である。 また、ポリシリコン膜パターン３ａの厚さＤ２はゲート
電極としての機能上から決定されることから所定寸法よ
り薄くすることが難しく、さらに重なり部の寸法りは前
述のように転送効率の確保のためやはりその値を小さく
することは製造上困難なのである。 したがって、この容量ｃ３がもたらす電圧■２の上昇の
遅れは非常に高速な転送動作を目指す電ｄｏｔ転送素子
にとっては極めて大きな障害となるという問題点があっ
た。 一方、第８Ａ図および′５８Ｂ図は、第１３図に示すよ
うなな２つの電極の重なりがない電荷転送素子の製造方
法の従来例を示す工程断面図である。 以下図を参照してその製造方法について説明する。 半導体基板１の主面上に所定厚さの酸化膜２およびポリ
シリコン膜３が順次形成される。ポリシリコン膜３上に
レジスト膜を塗布しこれをパターニングすることによっ
て所定間隔のレジストパターン１３ａを形成する。（第
８Ａ図参照）。 次にレジストパターン１３ａをマスクとして、露出した
ポリシリコン膜３を異方的にエツチングすることによっ
て、間隔ｄのポリシリコン膜パターン３ａが酸化膜２上
に形成される（第８Ｂ図参照）。 このように形成されたポリシリコン膜パターン３ａが電
荷転送素子のゲート電極として機能する。 したがってその間隔ｄは転送効率上できるだけ小さい方
が好ましい。しかしこの間隔ｄは、上述のように第８Ａ
図のレジストパターン１３ａの間隔に依ａする。レジス
トパターン１３ａの最小間隔は現在のフォリソグラフィ
技術では０．５μｍ程度が限界とされている。 第９図は第８Ｂ図の形式による電荷転送装置のゲート電
極のチャンネルポテンシャルに対する影響を説明するた
めの図である。 本図は、テレビジョン学会編「固体撮像デバイスＪ１３
．２９において開示されている内容である。 図において、ポリシリコン膜パターン、すなわちゲート
電極の間隔がｄｌとｄ２の２種類のものが描かれている
。図では隣接するゲート電極に電位ｖＡと電位Ｖａの電
位が異なった場合のチャンネルポテンシャルの状態が示
されている。実線のごとくゲート電極の間隔ｄ２が小さ
いときは、チャンネルポテンシャルはなだらかに移行す
る。しかし、ゲート電−の間隔ｄ１が大きいときは、図
の破線のようにチャンネルポテンシャルはなだらかに移
行せず、ポテンシャルバリアが形成される。 このような状態で電荷を転送しようとすると、ポテンシ
ャルバリアが電荷の転送を不完全にするように働く。こ
こで、Ｊ、Ｗ、Ｓｌｏｔｂｏｏｍ（Ｅｘｔｅｎｄｅｄ　
　Ａｂｓｔｒａｃｔｓ　　ｏｆＳｏｌ、　５ｔａｔ、Ｄ
ｅｖ、　ａｎｄ　Ｍａｔ、　。 Ｔｏｋｙｏ、１９８６．ｐｐ、３１５．Ｆｉｇ。 ９）によれば、ゲート電極の間隔が０．４μ

【ｎ以下で
ないと、基板濃度にかかわらず電荷を完全に転送できな
いとしている。 したがって、第８Ａ図および第８Ｂ図に示す製造方法で
は、ゲート電極の重なりはないものの、高い転送効率を
得ることが困難であった。 この発明は上記のような課題を解決するためになされた
もので、ゲート電極間の寄生容量が小さい電荷転送素子
を提供することを１：１的とする。 また、この発明の別の発明は上記の発明による電荷転送
素子の製造方法を提供することを目的とする。 また、この発明のさらに別の発明は、ゲート電極相互に
重なりがなく、その間隔が小さい電で１転送素子を提供
することを目的とする。 ［課題を解決するための手段］ 請求項（１）に係る発明の電荷転送素子は、主面を有す
る１も導体基板と、′４″、導体基板の主面に形成され
た第１の絶縁膜と、第１の絶縁膜上に所定間隔をもって
形成された段数の第１の導電体と、第１の導電体を覆う
ように形成された第２の絶縁膜と、第２の絶縁膜で覆わ
れた第１の導電体の間を塞ぐように形成され、その端部
が第１の導電体の上方に位置する第２の導電体とを備え
、第１の導電体の上面における第２の絶縁膜の膜厚は第
１の絶縁膜の膜厚の少なくとも２倍としたものである。 請求項（２）に係る発明の電荷転送素子の製造方法は、
主面を有する半導体基板を準備する工程と、半導体基板
の主面上に第１の絶縁膜、第１の導電体および第２の絶
縁膜よりなる複数の３層パターンを所定間隔をもって形
成する工程と、３層パターンの間に露出する前記半導体
基板の主面上と３層パターンの側面とに第３の絶縁膜を
形成する−し程と、第３の絶縁膜上であって、３層パタ
ーンの間を塞ぐように第２の導電体を形成する工程とを
備えたものである。 請求項（３）に係る発明の゛電荷転送素子の製造方法は
、主面を有する半導体基板を準備する工程と、半導体基
板の主面上に絶縁膜を形成する工程と、絶縁膜上に複数
の第１の導電体を所定間隔でもって形成する工程と、第
１の導電体を覆いかつ第１の導電体の間に露出した半導
体基板の主面を塞ぐように第２の導電体を形成する工程
と、第２の導電体を異方的にエツチングして、第１の導
電体の間の半導体基板の主面の一部を露出させる工程と
を蔭えたものである。 請求項（４）に係る発明の電荷転送素子の製造）ｊ　？
ｉ：は、主面を白°する半導体基板を準備する工程と、
半導体基板の主面上に第１の絶縁膜および第１の導電体
よりなる２層パターンを所定間隔でもって形成する工程
と、２層パターンを覆い、かつ２層パターンの間に露出
した゛ｒ、導体基板の主面を塞ぐように第２の絶縁膜を
形成する工程と、第２の絶縁股上に第２の導電体を形成
する工程と、第２の導電体上仝而に形成され、その表面
を平坦とする・１ξ坦化膜を形成する工程と、・１也坦
化膜と第２の導電体の一部とを同一エツチング速度でエ
ツチングして、第１の導電体上の第２の絶縁膜を露出さ
せる工程とを備えたものである。 請求項（５）に係る発明の電荷転送素子の製造Ｊｊ法は
、主面を有する半導体基板を”Ｆｉ（ｉｉｉする工程と
、半導体基板の主面上に絶縁膜、導電体膜、酸化膜およ
び耐酸化性の物質膜よりなる４層膜を形成する工程と、
物質膜をパターニングして、所定間隔の物質膜パターン
を形成する工程と、物質膜のパターニングによって露出
した酸化膜を熱酸化する二に程と、物質膜パターンと、
その下に桟存の酸化膜とを除去して、導電体膜の一部を
露出させる工程と、露出した導電体膜の一部を異方的に
エツチングして、絶縁膜の一部を露出させる工程とを備
えたものである。 ［作用］ 請求項（１）に係る発明においては第１の導電体上面と
第２の導電体との間に形成される第２の絶縁膜が厚く形
成されるので第１の導電体と第２の導電体との間の寄生
容量を低下させる。 請求項（２）に係る発明においては、第２の絶縁体と第
３の絶縁体とは別工程にて形成されるので、第２の絶縁
体の膜厚は第３の絶縁体の膜厚に対して独立に決定する
ことができる。 請求項（３）に係る発明においては隣接した導電体同士
に平面的な重なり部を生じさせず、また両者を極めて近
接して形成することができる。 請求項（４）に係る発明においては、第１の導電体上方
の第２の導電体が完全に除去されるので、隣接する導電
体同志の平面的な重なりが全く生じない。 請求項（５）に係る発明においては、隣接する導電体同
志の平面的な重なりを形成しないため、相互の寄生容量
が少ない。また、ゲート電極間隔を小さく形成できるた
め、高い転送効率が得られる。 ［実施例］ 第１Ａ図〜第１Ｄ図はこの発明の第１の実施例による製
造方法を示す工程断面図である。 以下、図を参照してこの製造方法について説明する。 まず、このシリコン基板よりなる半導体基板１の主面上
に所定厚さの酸化膜２を熱酸化法によって形成し、この
酸化膜２上にＣＶＤ法より所定厚さのポリシリコン膜３
を形成し、さらにポリシリコン膜３上にＣＶＤ法により
所定厚さの酸化膜４を形成する。この酸化膜４はゲート
電極間の寄生容量の低減に寄与することから、その膜厚
は少なくとも酸化膜２の膜厚の２倍は確保することが望
ましい（第１Ａ図参照）。 次に、酸化膜４上にレジスト（図示せず）を形成して、
これを写真製版工程を用いて所定形状にパターニングす
る。パターニングされたレジストをマスクとして露出し
た酸化膜４、その下部のポリシリコン膜３および酸化膜
２をエツチング除去することによって、所定間隔をもっ
た酸化膜パターン４ａ、ポリシリコン膜パターン３ａお
よび酸化膜パターン２ａよりなる３層パターンを形成す
る（第１Ｂ図参照）。 さらに、露出している半導体基板１の主面上を熱酸化し
て、３層パターンの側面部に達する酸化膜５をその膜厚
が半導体基板１の主面上において酸化膜パターン２ａと
等しくなるように形成する。 このとき酸化膜パターン４ａの上面にも若干酸化膜が形
成されるが、その膜厚は酸化膜パターン４ａの膜厚が厚
ければ厚いほど薄くなる傾向がある。 続いて酸化膜５および酸化膜パターン４ａを覆うように
全面にＣＶＤ法によってポリシリコン膜６を所定厚さ形
成する（第１Ｃ図参照）。 最後に、ポリシリコン膜６上にレジスト（図示せず）を
形成して、これを写真製版工程を用いて所定形状にパタ
ーニングする。パターニングされたレジストをマスクと
して露出したポリシリコン膜６をエツチングすることに
よって、所定間隔をもったポリシリコン膜パターン６ａ
を形成する（第１Ｄ図参照）。 以上の工程によって形成されたゲート電極となるポリシ
リコン膜パターン３ａ、６ａは従来と同様の範囲の重な
り部が生じるが、その部分の酸化膜パターン４ａの膜厚
は従来例に比して十分厚くできるので、その部分の寄生
容量を十分低減することができる。 なお、上記第１の実施例では、ポリシリコン膜３上の酸
化膜４をＣＶＤ法によって形成したが、他の方法たとえ
ば熱酸化法、スパッタ法またはプラズマＣＶＤ法等酸化
膜を形成できる方法であれば同様に適用でき同様の効果
を奏する。 また、上記第１の実施例ではポリシリコン膜については
特に説明していないが、燐をドープした膜でもドープし
ないポリシリコンを堆積した後に燐を拡散させたもので
もよい。 さらに、上記第１の実施例では、ゲート電極としてポリ
シリコンを使用しているか、シリサイドやアルミニウム
等のゲート電極として適する材料であれば他の材料であ
っても同様に適用できることは言うまでもない。 第２Ａ図〜第２Ｄ図はこの発明の第２の実施例による製
造方法を示す概略工程断面図である。 以下、図を参照してこの製造方法について説明する。 まず、シリコン等よりなる゛ト導体基板１０１の主面上
に所定厚さの酸化膜１０２を熱酸化法によって形成し、
さらにこの酸化膜１０２上にＣＶＤ法より所定厚さのポ
リシリコン膜１０３を形成する（第２Ａ図参照）。 次に、ポリシリコン膜１０３上にレジスト（図示せず）
を形成して、これを写真製版工程を用いて所定形状にパ
ターニングする。パターニングされたレジストをマスク
として露出したポリシリコン膜１０３のみをエツチング
除去することによって所定間隔（Ｓμｍ）をもったポリ
シリコン膜パターン１０３ａを形成する（第２Ｂ図参照
）。 ここで、隣接ポリシリコン膜パターン１０３ａ同士の間
隙寸法Ｓμｍが０．１μｍ程度にすることができればゲ
ート電極の転送効率上望ましく、またそのままゲート電
極として機能し得るが、現在の微細加工技術の限界から
その最小寸法は０゜８μｍ程度となるのが実情である。 そこで、ポリシリコン膜パターン１０３ａを覆うように
膜厚ｄμｍのポリシリコン膜を全面にＣＶＤ法によって
形成する。このとき、 ２ｄ＋０．１−Ｓ となるようにポリシリコン膜の膜厚ｄを選定するとポリ
シリコン膜パターン１０３ａ向士の間に露出していた半
導体基板１０１の主面もポリシリコン膜１０４の堆積効
果によって塞がれることになり、その最少膜厚もほぼｄ
μｒｎとなる（第２Ｃ図参照）。 次に、ポリシリコン膜１０４をＲＩＥ等による異方性エ
ツチングでもって膜厚ｄμｍ程度除去する。膜厚ｄμｍ
ｎ分の除去としてのエツチングの終点の検出は、ポリシ
リコン膜パターン１０３８間の酸化膜１０２の露出によ
る発光に基づく公知技術によって可能である。このとき
ポリシリコン膜パターン１０３ａ上のポリシリコン膜１
０４はその厚さが６μｍであることからほとんど取除か
れるが、ポリシリコン膜パターン１０３ａの角部から酸
化膜１０２のポリシリコン膜パターン１０３ａの近傍部
にかけての膜厚はｄｕｍ以上となることから、ポリシリ
コン膜１０４の一部はポリシリコン膜パターン１０３ａ
の側面部にポリシリコン膜残部１０４ａとなって残る（
第２Ｄ図参照）。 このとき、ポリシリコン膜残部１０４ａに挾まれた部分
の酸化膜１０２の露出幅Ｗは、ｍ５−２ｄ となり、Ｗはほぼ０．１μｍとなってゲート電極の転送
効率上のゲート電極間の距離要求を満たすものとなる。 この後の工程においてポリシリコン膜残部１０４ａに挾
まれた領域およびポリシリコン膜パターン１０３ａ上に
対して絶縁膜が形成されるが、第２Ｄ図において明白な
ように隣接したゲート電極としての容ｆ：ＬＣは、従来
例の第１３図における容量に比べてはるかに低減してい
る。すなわち、従来例のＣ，ｌｕ■当する重なり部は全
くなくなり、またＣ２と比べてみてもポリシリコン膜残
部４ａの断面形状の特徴から容量Ｃの値はより小さい。 第３Ａ図〜第３Ｅ図はこの発明の第３の実施例による製
造方法を示す概略工程断面図である。 以下、図を参照してこの製造方法について説明する。 半導体基板１５１の主面上に酸化膜１５２を介して所定
間隔をもったポリシリコン膜パターン１５３ａを形成す
るのは先の実施例と同様であるが、この実施例において
はポリシリコン膜パターン１５３ａの間隙寸法Ｓが２μ
ｍｎ程度と大きい場合である（第３Ａ図参照）。 この問題はポリシリコン膜パターン１５３ａを形成する
ときに使用するマスクとして用いるレジストを形成する
ための写真製版工程において、たとえば１：１のフォト
マスクを用いたときに生じる。間隙寸法Ｓがこのように
大きい場合に先の実施例の方法を用いると、Ｆ／）　０
図においてポリシリコン膜１０４の膜厚が１μｍ程度も
必要となってしまい、第２Ｃ図に示すようなポリシリコ
ン膜１０４のへこみ部がなくなってしまうのである。 したがってこのような大きな間隙寸法のときにこの実施
例は有用となるものである。 すなわち、ポリシリコン膜パターン１５３ａを覆うよう
にポリシリコン膜１５４をＣＶＤ法によって膜厚ｄ、だ
け形成するが、この膜厚ｄ１は間隙寸法Ｓの４分の１す
なわち０．５μｍｆＷ度とする。したがってポリシリコ
ン膜パターン１５３ａの間のポリシリコン膜１５４の表
面は十分なへこみが生じる（第３Ｂ図参照）。 続いて、ポリシリコン膜１５４をＲＩＥ等により異方性
エツチングでもって膜厚ｄ１μｍ程度除去する。このエ
ツチングの終点の検出は先の実施例と同様とするが、エ
ツチングによって露出した酸化膜の幅Ｗ１は間隙寸法Ｓ
の２分の１、すなイ）ちｌ　ｌｔ　ｒｎ程度となってい
る（第３Ｃ図参照）。 さらに、ポリシリコン膜パターン１５３ａ、１５４ａを
覆うようにポリシリコン膜１５５をＣＶＤ法によって膜
厚ｄ２だけ形成するが、この膜厚ｄ２は、 ２ｄ２＋０，１ｍｗ１ となるように設定すればよい。すなわちｄ２は０゜４５
μｍ程度となるが１．／この場合も第３Ｂ図と同様にポ
リシリコン膜１５５の表面には十分なへこみが生じる（
第３Ｄ図参照）。 最後にポリシリコン膜１５５をＲＩＥ等による異方性エ
ツチングでもって膜厚６２８ｍ分を除去する。このエツ
チングの終点の検出は第３Ｃ図と同様に先の実施例によ
るものとするが、このエツチングによって最終的に露出
した酸化ＭＳ１５２の幅ｗ２はほぼ０．１μｍとなり、
ゲート電極の転送効率上の条件を満たしたものとなる（
第３Ｅ図参照）。 なお、上記第３の実施例では、ＲＩＥを２回実施したが
間隙寸法Ｓがさらに離れている場合、ポリシリコン膜の
堆積を３回以上としＲＩＥを３回以上実施することも可
能である。 また、上記第２および第３の実施例では、ポリシリコン
膜については特に説明していないが、リンをドープした
膜でもドープしないポリシリコンを堆積した後にリンを
拡散させたものでもよい。 さらに、上記第２および第３の実施例では、ゲート電極
としてポリシリコンを使用しているが、シリサイドやア
ルミニウム等のゲート電極として適する材料であれば他
の材料であっても同様に適用できることは言うまでもな
い。 第４Ａ図〜第４Ｃ図は、この発明の第４の実施例による
製造方法を示す概略工程断面図である。 以下、図を参照してこの製造方法について説明する。 まず、シリコンよりなる半導体基板２０１の主面上に所
定の厚さの酸化膜を熱酸化法によって形成し、さらにこ
の上にＣＶＤ法によって所定の厚さのポリシリコン膜を
形成する。次にこれらの２層膜を写真製版技術とエツチ
ング法とを用いて所定の形状にパターニングして、酸化
膜パターン２０２ａとポリシリコン膜パターン２０３ａ
とを形成する（第４Ａ図参照）。 次に、熱酸化することによって、ポリシリコン膜パター
ン２０３ａを田い、露出した半導体基板２０１の主面を
塞ぐように酸化膜２０９を形成する。続いて、酸化膜２
００上にＣＶＤ法によりポリシリコン膜２０６を全面に
堆積する。さらに、ポリシリコン膜２０６上にフォトレ
ジスト等の平用化膜２１０を形成して、ポリシリコン膜
２０６による段差）ヒ状をな（すことによって、表面を
平坦化する（第４Ｂ図参照）。 次に、平用化膜２１０とポリシリコン膜２０６とのエツ
チング速度が等しい条件のエツチングを用いて、ポリシ
リコン膜パターン２０３ａ上の酸化膜２０９が露出する
までエツチングを行なう。 このような異物質のエツチング速度を等しくするエツチ
ング方法については、゛１６導体・集積回路技術第２６
回シンポジウム講演論文集の中の「塗布およびエツチン
グを用いた平坦化法」　（昭和５９年６Ｊ］７日および
８日）において詳述されている。 これによって、ポリシリコン膜パターン２０３ａの間に
残存するポリシリコン膜パターン２０６ａが自己整合的
に形成される（第４Ｃ図参照）。 このように形成されたポリシリコン膜パターン２０３ａ
と２０６ａとが、交互に配列される電荷転送素子のゲー
ト電極となる。以降このゲート電極に配線が接続されて
電荷転送素子が完成する。 第４Ｃ図において、エツチングが不十分で、ポリシリコ
ン膜パターン２０６ａが相互に短絡してしまう可能性が
あるときは、その短絡部分のポリシリコン膜パターンを
熱酸化することによって絶縁化しその短絡を防止すれば
よい。 ところで、第４Ｂ図の構造から平用化膜２１０とポリシ
リコン膜２０６の一部とをエラ天ングして第４Ｃ図の構
造にする際、ポリシリコン膜パターン２０３ａが薄くて
段差が小さい場合はそのエツチングか困難になる場合が
ある。すなわち、ポリシリコン膜パターン２０３ａが薄
いと、その間の領域にポリシリコン膜パターン２０６ａ
を残すことが困難となる。このような場合は以下に示す
第５の実施例によればよい。 第５Ａ図〜第５Ｃ図はこの発明の第５の実施例による製
造方法を示す概略工程断面図である。 以下図を参照してこの製造方法について説明する。 まず、半導体基板よりなる半導体基板２０１上に酸化膜
、ポリシリコン膜およびＣＶＤ酸化膜を順次形成し、こ
れを所定間隔にパターニングすることによって、酸化膜
パターン２０２ａ、ポリシリコン膜パターン２０３ａお
よびＣＶＤ酸化膜パターン２１１ａよりなる３層パター
ンを形成する（第５Ａ図参照）。 次に、熱酸化することによって露出した半導体基板２０
１の主面に酸化膜２０９を形成し、さらに酸化膜２０９
およびＣＶＤ酸化膜パターン２１１ａを全面に覆うよう
にポリシリコン膜２０６を形成する。続いて、レジスト
膜等よりなる平用化膜２１０を全面に塗布しその表面を
平坦化する（第５Ｂ図参照）。 この状態ではポリシリコン膜パターン２０３ａの厚さが
薄い場合であっても、その上にＣＶＤ酸化膜パターン２
１１ａが形成されているのでポリシリコン膜２０６の段
差は十分に大きいものになる。したがって、第４の実施
例に示し、だのと同じようにポリシリコン膜２０６およ
び平用化膜２１０のエツチング速度を同一とした条件の
エツチングを行ない、ポリシリコン膜パターン２０３ａ
の上端部に相当するレベル以上のポリシリコン膜２０６
および平用化膜２１０を除去する（第５Ｃ図参照）。 このようにすることによってポリシリコン膜パターン２
０３ａの厚さが薄い場合であっても、その間の領域にポ
リシリコン膜パターン２０６ａが確実に残存し、これら
の交互のパターンによって電荷転送素子のゲート電極が
形成される。残存のＣＶＤ酸化膜パターン２１１ａは除
去してもよく、また除去せずにそのままの状態で配線接
続することも可能である。 なお、上記第５の実施例では、酸化膜パターン２０３ａ
の上にＣＶＤ酸化膜パターン２１１ａが形成されている
が、この酸化膜パターン２１１ａの代わりに窒化膜パタ
ーンを使用しても同様の効果を奏する。 第６Ａ図〜第６Ｅ図はこの発明の第６の実施例による製
造方法を示す工程断ＩＬｉ図である。 以ド図を参照してその製造方法について説明する。 まず、シリコン基板よりなる半導体基ＩＭ３０１の主面
上に所定の厚さの酸化膜３０２を熱酸化法によって形成
し、この酸化膜′３０２上にＣＶＤ法により所定厚さの
ポリシリコン膜３０３を；じ成する。さらに、ポリシリ
コン膜３０３上に所定厚さの酸化膜３１０を熱酸化法に
よって形成し、酸化膜３１０上に所定厚さの耐酸化性の
物質膜、たとえば窒化膜３１１をＣＶＤ法により形成す
る（第６Ａ図参照）。 次に、窒化膜３１１を写真製版技術とエツチング法とを
用いて所定間隔で残存するようにパターニングする。こ
のときの窒化膜パターン３１１ａの各々の幅（図中左右
方向）は、技術的に可能な限り小さくするのが好ましい
（第６Ｂ図参照）。 次に、熱酸化工程を施すと、窒化膜パターン３１１ａの
間に露出している酸化膜３１０およびその下のポリシリ
コン膜３０３のみが、選択的に酸化される。ここで形成
される酸化膜パターン３１２ａの厚さは、後の工程でポ
リシリコン膜３０３をエツチングする際に、阻止マスク
となり得るように形成することが重要である（第６Ｃ図
参照）。 さらに、窒化膜パターン３１１ａとその下の酸化膜パタ
ーン３１０ａを除去する。但し、酸化膜パターン３１０
ａを除去する際に、酸化膜パターン３１２ａの一部も除
去されるので、酸化膜パターン３１２ａを酸化膜３１０
ａより十う）厚（形成しておく必要がある（第６Ｄ図参
照）。 最後に、酸化膜パターン３１２ａをマスクとして、露出
したポリシリコン膜３０３に横方向のエツチングのない
異方性エツチングを施す。この異方性エツチングはポリ
シリコンと酸化膜とのエツチング比が大きいものである
。このエツチングによって、酸化膜パターン３１２ａで
覆われずに露出しているポリシリコン膜３０３の一部が
選択的に除ノミされて、酸化膜３０２の一部か露出し、
その相互間隔が狭いポリシリコン膜パターン３０３ａが
ゲート電極として形成される（第６Ｅ図参照入以後、酸
化膜パターン３１２ａを除去して、あるいは除去せずに
配線接続することによって電６ｉ１転送素了が完成する
。 第７Ａ図と第７Ｂ図は、上述の第６Ｂ図と第６Ｃ図に対
応した拡大図であって、第６Ｅ図に示したポリシリコン
膜パターン３０３　ａの相！ｊの間隔が適切に規定され
る状態を説明するための図である。 第７Ａ図に示すこの窒化膜パターン３１１ａの長さ艷、
は、現在の加工技術では最小０．５μ■程度である。と
ころが、この状態で熱酸化すると第７Ｂ図のように窒化
膜パターン３１１ａの下部にまで酸化膜パターン３１２
ａが成長する。この酸化膜が食込んだ部分は、−船釣に
はバーズビークと呼ばれている（サイエンスフォーラム
社「超ＬＳＩハンドブックＪ　ｐｐ、１４ｇ）。このバ
ーズビークは一般的にはシリコン基板上での素子分離工
程で生じるが、この現象はポリシリコン上でも同様に起
こる。したがって、この横方向への酸化１１％パターン
３１２ａの食込みにより、窒化膜パターン３１】ａ下の
酸化膜パターン３１０ａの長さが悲、から図のごと＜楚
、に縮小される。 第６Ｅ図に示すようにこの酸化膜パターン３１２ａを阻
止マスクとして、異方性エツチングを行なえば、ポリシ
リコン膜パターン３０３ａの間隔はＬ（＜１１１１）と
なり、写真製版技術で可能な最小寸法以下のエツチング
ができることになる。 上記で述べた酸化膜パターン３１２ａのバーズビークの
長さをｂとすれば、 区、−之、−２ｂ の関係がある。このバーズビークの長さｂは、酸化膜３
１０の厚さが厚いほど、酸化膜パターン３１２ａを形成
する酸化温度が低いほど、また窒化膜パターン３１１ａ
か薄いほど長くできることが知られている。したがって
、これらのプロセスパラメータを制御することによって
、所望のバーズビーク長さｂを決定することができる。 すなわち、ポリシリコン膜パターン３０３ａの間隔を所
望の値にコントロールすることが可能である。たとえば
、鉦、が０．　５μｍであれば、悲２を０．１μＩ１１
にするためには、ｂを０．２μｎ１にすればよい。 なお、上記第６の実施例では、表面チャネル型ＣＣＤに
ついて述べたが、埋込チャネル型ＣＣＤについても同様
に適用できる。また、酸化膜３０２と酸化膜３１０は熱
酸化法で形成したが、ＣＶＤ法等の他の形成法でもよい
。 また、半導体基板３０１の主面上に酸化膜３０２を形成
したが、絶縁膜であれば窒化膜等信の絶縁膜でもよい。 さらに、ポリシリコン膜３０３は、ＣｖＤ法以外の形成
法でもよく、また不純物を含んでいてもいなくてもよい
。 ［発明の効果］ 請求項（１）に係る発明は、ゲート電極同志の重なり部
の絶縁膜の厚さをゲート絶縁膜の少なくとも２倍とした
ので、ゲート電極間の寄生容量が小さく転送動作の優れ
た電荷転送素子となる効果がある。 請求項（２）に係る発明は、ゲート電極同士の重なり部
となる絶縁膜とゲート絶縁膜とは別工程で形成されるの
で、ゲート絶縁膜の膜厚とは独立した膜厚の絶縁膜をそ
の重なり部に形成できる製造方法となる効果がある。 請求項（３）に係る発明は、所定間隔でもって形成され
た第１の導電体の側面にさら第２の導電体の一部を形成
してその間隙寸法を縮めるので、ゲート電極間の寄生容
量が少なくかつ７１荷転送効率の高い電荷転送素子の製
造方法となる効果がある。 請求項（４）に係る発明は、第２の導電体を平用化膜を
用いて共にエツチングするので、第１の導電体との平面
的な重なりが形成されず、ゲート電極間の寄生容量が少
なくかつ高速動作が可能な電荷転送素子の製造方法とな
る。また、第２の導電体が第１の導電体の間隙に自己整
合的に形成されるので、従来のような精度の高いマスク
合わせが不要となる。 請求項（５）に係る発明は、隣接する導電体同志の平面
的な重なりを全く生じず、相互の寄生容量が小さく、さ
らにゲート電極ｉｌｌ互の間隔が小さい電６：１転送素
子の製造方法となる。また、写真製版技術が１回で済む
ため、マスク合わせずれを考える必要がなく、ゲート電
極の微細化に適した製造方法となる。

【図面の簡単な説明】

第１Ａ図〜第１Ｄ図はこの発明の第１の実施例による製
造方法を示す概略工程断面図、第２Ａ図〜第２Ｄ図はこ
の発明の第２の実施例による製造ｈ°法を示す概略工程
断面図、第３Ａ図〜第３Ｅ図はこの発明の第３の実施例
による製造方法を示す概略工程断面図、ＴＳＪＡ図〜第
４Ｃ図はこの発明の第４の実施例による製造方法を示す
概略工程断面図、第５Ａ図〜第５Ｃ図はこの発明の第５
の実施例による製造方法を示す概略工程断面図、第６Ａ
図〜第６Ｅ図はこの発明の第６の実施例による製造方法
を示す概略工程断面図、第７Ａ図および第７Ｂ図は第６
Ｂ図および第６Ｃ図に示した部分の拡大図、第８Ａ図お
よび第８Ｂ図は従来例の１つである製造方法を示す概略
工程断面図、第９図は第８Ｂ図におけるゲート電極間の
間隙の大きさによるチャンネルポテンシャルへの影響を
説明するための図、第１０図は一般の電荷転送素子の転
送方向に沿った断面とポテンシャル井戸との関係を模式
的に示した図、第１１図は第１０図に示す各ゲート電極
に接続する端子に印加されるクロックパルスを示したタ
イミングチャート図、第１２Ａ図〜第１２Ｄ図は従来の
電荷転送素子のゲート電極の製造方法を示す工程断面図
、第１３図は第１２Ｄ図において製造されたゲート電極
となるポリシリコン膜パターンの境界部を拡大した断面
図、第１４図は第１３図のポリシリコン膜パターンまわ
りの等価回路を示した図、第１５Ａ図および第１５Ｂ図
は第１４図における電圧Ｖ、および電圧Ｖ２の経過時間
に１′ｌ！う電圧変化を示した図である。 図において、１は半導体基板、２は酸化膜、２ａは酸化
膜パターン、３はポリシリコン膜、３ａはポリシリコン
膜パターン、４は酸化ｎ、４ａは酸化膜パターン、５は
酸化膜、６はポリシリコン膜、６ａはポリシリコン膜パ
ターン、１０１は゛ト導体基板、１０２は酸化膜、１０
３はポリシリコン膜、１０３ａはポリシリコン膜パター
ン、１０４はポリシリコン膜、１０４ａはポリシリコン
膜残部、１５１は半導体基板、１５２は酸化膜、１５３
ａはポリシリコン膜パターン、１５４はポリシリコン膜
、１５５はポリシリコン膜、１５５ａはポリシリコン膜
パターン、２０１は半導体基板、２０２ａは酸化膜パタ
ーン、２０７３　ａはポリシリコン膜パターン、２０９
は酸化膜、２０６はポリシリコン膜、２１０は平用化膜
、２０６ａはポリシリコン膜パターン、３０１は半導体
基板、３０２は酸化膜、３０３はポリシリコン膜、３１
０は酸化膜、３１１は窒化膜、３１１ａは窒化膜パター
ン、３１０ａは酸化膜パターン、３１２ａは酸化膜パタ
ーン、である。 なお、各図中、同一符号は同一または相当部分を示す。 第１Ａの

Claims (5)

【特許請求の範囲】
1. （１）主面を有する半導体基板と、 前記半導体基板の前記主面に形成された第１の絶縁膜と
   、 前記第１の絶縁膜上に所定間隔をもって形成された複数
   の第１の導電体と、 前記第１の導電体を覆うように形成された第２の絶縁膜
   と、 前記第２の絶縁膜で覆われた前記第１の導電体の間を塞
   ぐように形成され、その端部が前記第１の導電体の上方
   に位置する第２の導電体とを備え、前記第１の導電体の
   上面における前記第２の絶縁膜の膜厚は前記第１の絶縁
   膜の膜厚の少なくとも２倍である、電荷転送素子。
2. （２）主面を有する半導体基板を準備する工程と、 前記半導体基板の前記主面上に第１の絶縁膜、第１の導
   電体および第２の絶縁膜よりなる複数の３層パターンを
   所定間隔をもって形成する工程と、前記３層パターンの
   間に露出する前記半導体基板の前記主面上と前記３層パ
   ターンの側面とに第３の絶縁膜を形成する工程と、 前記第３の絶縁膜上であって、前記３層パターンの間を
   塞ぐように第２の導電体を形成する工程とを備えた、電
   荷転送素子の製造方法。
3. （３）主面を有する半導体基板を準備する工程と、 前記半導体基板の前記主面上に絶縁膜を形成する工程と
   、 前記絶縁膜上に複数の第１の導電体を所定間隔でもって
   形成する工程と、 前記第１の導電体を覆い、かつ前記第１の導電体の間に
   露出した前記半導体基板の前記主面を塞ぐように第２の
   導電体を形成する工程と、 前記第２の導電体を異方的にエッチングして、前記第１
   の導電体の間の前記半導体基板の前記主面の一部を露出
   させる工程とを備えた、電荷転送素子の製造方法。
4. （４）主面を有する半導体基板を準備する工程と、 前記半導体基板の前記主面上に第１の絶縁膜および第１
   の導電体よりなる２層パターンを所定間隔をもって形成
   する工程と、 前記２層パターンを覆い、かつ前記２層パターンの間に
   露出した前記半導体基板の主面を塞ぐように第２の絶縁
   膜を形成する工程と、 前記第２の絶縁膜上に第２の導電体を形成する工程と、 前記第２の導電体上全面に形成され、その表面を平坦と
   する平坦化膜を形成する工程と、 前記平用化膜と前記第２の導電体の一部とを同一エッチ
   ング速度でエッチングして、前記第１の導電体上の第２
   の絶縁膜を露出させる工程とを備えた電荷転送素子の製
   造方法。
5. （５）主面を有する半導体基板を準備する工程と、 前記半導体基板の前記主面上に絶縁膜、導電体膜、酸化
   膜および耐酸化性の物質膜よりなる４層膜を形成する工
   程と、 前記物質膜をパターニングして、所定間隔の物質膜パタ
   ーンを形成する工程と、 前記物質膜のパターニングによって露出した前記酸化膜
   を熱酸化する工程と、 前記物質膜パターンと、その下に残存の前記酸化膜とを
   除去して、前記導電体膜の一部を露出させる工程と、 露出した前記導電体膜の一部を異方的にエッチングして
   、前記絶縁膜の一部を露出させる工程とを備えた、電荷
   転送素子の製造方法。