JPH0311143B2 - - Google Patents
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- JPH0311143B2 JPH0311143B2 JP57002574A JP257482A JPH0311143B2 JP H0311143 B2 JPH0311143 B2 JP H0311143B2 JP 57002574 A JP57002574 A JP 57002574A JP 257482 A JP257482 A JP 257482A JP H0311143 B2 JPH0311143 B2 JP H0311143B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- register
- out shift
- character
- memory
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
本発明はキヤラクタバツフア方式による送信用
回線アダプタに関する。
回線アダプタに関する。
一般に、データ通信システムに適用される送信
データの制御方式として、データ処理装置PUか
らの送信データを通信制御装置LCが受取り、回
線アダプタLAにおいてビツトシリアルに分解し
たのち、回線に送出する方法が採用されている。
この系統を概略的に示すと、第１図のようにな
る。この方式においては、通信制御装置LCが特
殊な送信キヤラクタを受取つた場合、一時的にそ
のキヤラクタに対する送信処理に長い時間を要す
ることがある。例えば、トランスペアレント伝送
におけるDLEコードを受けたときのDLEの付加、
あるいは、ハイデータリンクコントロール
（HDLC）モードにおけるアドレスキヤラクタを
受けたときのコントロールフイールドの生成等の
場合である。このような場合においても、回線の
伝送速度に間に合つて次のキヤラクタを送信でき
るように、通信制御装置LCのキヤラクタ処理時
間を短縮させたもの、回線アダプタに複数個のキ
ヤラクタバツフアを設けたもの、又はフアースト
イン・フアーストアウトシフトメモリを設けたも
の等が考えられている。
データの制御方式として、データ処理装置PUか
らの送信データを通信制御装置LCが受取り、回
線アダプタLAにおいてビツトシリアルに分解し
たのち、回線に送出する方法が採用されている。
この系統を概略的に示すと、第１図のようにな
る。この方式においては、通信制御装置LCが特
殊な送信キヤラクタを受取つた場合、一時的にそ
のキヤラクタに対する送信処理に長い時間を要す
ることがある。例えば、トランスペアレント伝送
におけるDLEコードを受けたときのDLEの付加、
あるいは、ハイデータリンクコントロール
（HDLC）モードにおけるアドレスキヤラクタを
受けたときのコントロールフイールドの生成等の
場合である。このような場合においても、回線の
伝送速度に間に合つて次のキヤラクタを送信でき
るように、通信制御装置LCのキヤラクタ処理時
間を短縮させたもの、回線アダプタに複数個のキ
ヤラクタバツフアを設けたもの、又はフアースト
イン・フアーストアウトシフトメモリを設けたも
の等が考えられている。
キヤラクタ処理時間を短縮させる方法において
は、回線の伝送速度が高速の場合、通信制御装置
におけるキヤラクタ処理を全て１キヤラクタ伝送
時間内に行うのが難かしくなるという欠点があ
り、複数個のキヤラクタバツフアを設ける方法に
おいては回線アダプタの回路が増大するという欠
点がある。そのために、現在はフアーストイン・
フアーストアウトシフトメモリを設ける方法が採
用されている。たとえば特開昭58−19062号公報
には、通信制御部からの送信キヤラクタを一時蓄
積するバツフアレジスタと、送信キヤラクタをビ
ツトシリアルに分解するシフトレジスタと、これ
らの各種レジスタ動作を制御し、通信制御部との
入出力動作を制御する送信制御回路とを有する回
線アダプタのシフトレジスタの後段に配置したフ
アーストイン・フアーストアウトシフトメモリと
を設け、送信側制御回路により通信制御部からの
送信データを前記フアーストイン・フアーストア
ウトシフトメモリに順次蓄積しながら、該フアー
ストイン・フアーストアウトシフトメモリの内容
を回線のビツト伝送速度で回線に送り出す方式を
採用することによつて通信制御部のキヤラクタ処
理時間の一時的なピーク値を緩和できることが示
されている（発明者は本願の発明者と同じであ
る。）。しかし、フアーストイン・フアーストアウ
トシフトメモリを用いても、回線に送出するデー
タのビツト伝送速度とフアーストイン・フアース
トアウトシフトメモリにシフトレジスタから移送
するデータの速度との差が十分にとれない場合
に、従来は、送信キヤラクタバツフアが空のと
き、通信制御装置から送信キヤラクタバツフアに
送信キヤラクタがセツトされるまで送信シフトレ
ジスタからフアーストイン・フアーストアウトシ
フトメモリへの送信データビツトの入力を禁止す
るため、フアーストイン・フアーストアウトシフ
トメモリに送信データが無くなつてしまうという
欠点があつた。
は、回線の伝送速度が高速の場合、通信制御装置
におけるキヤラクタ処理を全て１キヤラクタ伝送
時間内に行うのが難かしくなるという欠点があ
り、複数個のキヤラクタバツフアを設ける方法に
おいては回線アダプタの回路が増大するという欠
点がある。そのために、現在はフアーストイン・
フアーストアウトシフトメモリを設ける方法が採
用されている。たとえば特開昭58−19062号公報
には、通信制御部からの送信キヤラクタを一時蓄
積するバツフアレジスタと、送信キヤラクタをビ
ツトシリアルに分解するシフトレジスタと、これ
らの各種レジスタ動作を制御し、通信制御部との
入出力動作を制御する送信制御回路とを有する回
線アダプタのシフトレジスタの後段に配置したフ
アーストイン・フアーストアウトシフトメモリと
を設け、送信側制御回路により通信制御部からの
送信データを前記フアーストイン・フアーストア
ウトシフトメモリに順次蓄積しながら、該フアー
ストイン・フアーストアウトシフトメモリの内容
を回線のビツト伝送速度で回線に送り出す方式を
採用することによつて通信制御部のキヤラクタ処
理時間の一時的なピーク値を緩和できることが示
されている（発明者は本願の発明者と同じであ
る。）。しかし、フアーストイン・フアーストアウ
トシフトメモリを用いても、回線に送出するデー
タのビツト伝送速度とフアーストイン・フアース
トアウトシフトメモリにシフトレジスタから移送
するデータの速度との差が十分にとれない場合
に、従来は、送信キヤラクタバツフアが空のと
き、通信制御装置から送信キヤラクタバツフアに
送信キヤラクタがセツトされるまで送信シフトレ
ジスタからフアーストイン・フアーストアウトシ
フトメモリへの送信データビツトの入力を禁止す
るため、フアーストイン・フアーストアウトシフ
トメモリに送信データが無くなつてしまうという
欠点があつた。
本発明の目的は、回線への送信データのビツト
伝送速度とフアーストイン・フアーストアウトシ
フトメモリに送信データビツトを格納する速度と
の差が十分にとれない場合でも、フアーストイ
ン・フアーストアウトシフトメモリが空になるこ
とのない高速処理の可能な通信制御用回線アダプ
タを提供するにある。
伝送速度とフアーストイン・フアーストアウトシ
フトメモリに送信データビツトを格納する速度と
の差が十分にとれない場合でも、フアーストイ
ン・フアーストアウトシフトメモリが空になるこ
とのない高速処理の可能な通信制御用回線アダプ
タを提供するにある。
本発明によれば、通信制御装置からの送信キヤ
ラクタを一時蓄積するバツフアレジスタと、該バ
ツフアレジスタから得られる送信キヤラクタをビ
ツトシリアルに分解するシフトレジスタと、該シ
フトレジスタの出力を記憶するフアーストイン・
フアーストアウトシフトメモリと、前記通信制御
装置から前記バツフアレジスタに送信キヤラクタ
を与え、前記シフトレジスタを介して前記フアー
ストイン・フアーストアウトシフトメモリに順次
蓄積しながら該フアーストイン・フアーストアウ
トシフトメモリの内容を回線に送出し、前記フア
ーストイン・フアーストアウトシフトメモリが
「満」の状態になるか、若しくは前記バツフアレ
ジスタの内容が前記シフトレジスタに移送され、
該バツフアレジスタが「空」の状態になり、且つ
前記シフトレジスタの内容がフアーストイン・フ
アーストアウトシフトメモリへ所要ビツト数マイ
ナス１ビツト移送された後、前記フアーストイ
ン・フアーストアウトシフトメモリへの送信デー
タビツトの移送を一時停止し、前記フアーストイ
ン・フアーストアウトシフトメモリが「空」の状
態になるか、若しくは前記バツフアレジスタに送
信キヤラクタがセツトされている場合には、前記
フアーストイン・フアーストアウトシフトメモリ
へ送信データビツトを移送するように制御する送
信制御回路とを有する回線アダプタが得られる。
ラクタを一時蓄積するバツフアレジスタと、該バ
ツフアレジスタから得られる送信キヤラクタをビ
ツトシリアルに分解するシフトレジスタと、該シ
フトレジスタの出力を記憶するフアーストイン・
フアーストアウトシフトメモリと、前記通信制御
装置から前記バツフアレジスタに送信キヤラクタ
を与え、前記シフトレジスタを介して前記フアー
ストイン・フアーストアウトシフトメモリに順次
蓄積しながら該フアーストイン・フアーストアウ
トシフトメモリの内容を回線に送出し、前記フア
ーストイン・フアーストアウトシフトメモリが
「満」の状態になるか、若しくは前記バツフアレ
ジスタの内容が前記シフトレジスタに移送され、
該バツフアレジスタが「空」の状態になり、且つ
前記シフトレジスタの内容がフアーストイン・フ
アーストアウトシフトメモリへ所要ビツト数マイ
ナス１ビツト移送された後、前記フアーストイ
ン・フアーストアウトシフトメモリへの送信デー
タビツトの移送を一時停止し、前記フアーストイ
ン・フアーストアウトシフトメモリが「空」の状
態になるか、若しくは前記バツフアレジスタに送
信キヤラクタがセツトされている場合には、前記
フアーストイン・フアーストアウトシフトメモリ
へ送信データビツトを移送するように制御する送
信制御回路とを有する回線アダプタが得られる。
次に、本発明による回線アダプタについて実施
例を挙げ、図面を参照して詳細に説明する。
例を挙げ、図面を参照して詳細に説明する。
第２図は本発明による実施例の構成をブロツク
図により示したものである。また、第４図は、こ
の実施例の動作を説明するためのタイムチヤート
である。なお、この例では８ビツト／キヤラクタ
とする。第２図において、通信制御部LCからの
送信キヤラクタは、送信バツフアレジスタ１によ
つて受取られる。第４図についていえば、送信バ
ツフア「満」信号が“０”であるとLCは送信バ
ツフアレジスタ１に送る。送信バツフアレジスタ
１に送信キヤラクタがセツトされるので、送信バ
ツフア「満」信号が“１”になる。送信バツフア
レジスタ１の送信キヤラクタはシフトレジスタ２
に送られ、第４図についていえば、シフトレジス
タセツトタイミング信号で送信バツフアレジスタ
１の送信号キヤラクタがシフトレジスタ２に送ら
れる。ここでビツトシリアルに分解されたのち、
フアーストイン・フアーストアウトシフトメモリ
３に送り込まれる。第４図についていえば、キヤ
ラクタ分解タイミング信号（FIFO入力タイミン
グ）によつて逐次フアーストイン・フアーストア
ウトシフトメモリに入力される。すなわち、第３
図におけるフアーストイン・フアーストアウトシ
フトメモリの具体的な例に見られるように、初段
のシフトメモリ３−１に蓄積された送信データは
次段のシフトメモリ３−２が空になるのを待つて
そこに移される。以降、この送信データは同様の
動作によりｎ段目のシフトメモリ３−ｎに向つて
移動する。
図により示したものである。また、第４図は、こ
の実施例の動作を説明するためのタイムチヤート
である。なお、この例では８ビツト／キヤラクタ
とする。第２図において、通信制御部LCからの
送信キヤラクタは、送信バツフアレジスタ１によ
つて受取られる。第４図についていえば、送信バ
ツフア「満」信号が“０”であるとLCは送信バ
ツフアレジスタ１に送る。送信バツフアレジスタ
１に送信キヤラクタがセツトされるので、送信バ
ツフア「満」信号が“１”になる。送信バツフア
レジスタ１の送信キヤラクタはシフトレジスタ２
に送られ、第４図についていえば、シフトレジス
タセツトタイミング信号で送信バツフアレジスタ
１の送信号キヤラクタがシフトレジスタ２に送ら
れる。ここでビツトシリアルに分解されたのち、
フアーストイン・フアーストアウトシフトメモリ
３に送り込まれる。第４図についていえば、キヤ
ラクタ分解タイミング信号（FIFO入力タイミン
グ）によつて逐次フアーストイン・フアーストア
ウトシフトメモリに入力される。すなわち、第３
図におけるフアーストイン・フアーストアウトシ
フトメモリの具体的な例に見られるように、初段
のシフトメモリ３−１に蓄積された送信データは
次段のシフトメモリ３−２が空になるのを待つて
そこに移される。以降、この送信データは同様の
動作によりｎ段目のシフトメモリ３−ｎに向つて
移動する。
一方、フアーストイン・フアーストアウトシフ
トメモリ３の内容は、送信制御回路４の制御によ
り回線のビツト伝送速度に同期したタイミングで
回線に送信される。第４図においては、送信タイ
ミングによつてフアーストイン・フアーストアウ
トシフトメモリから出力データを（回線）送信デ
ータとして出力する。通常、回線のビツト伝送速
度よりフアーストイン・フアーストアウトシフト
メモリのシフト速度が速いため、これ等のシフト
メモリに送信データが順次蓄積され、ついにはシ
フトメモリ内に空の状態がなくなる場合がある。
第４図についていえば、フアーストイン・フアー
ストアウトシフトメモリ「満」信号が“１”の状
態にある。そのような場合は、送信制御回路４が
この状態を検出して、空の状態になるまでシフト
レジスタ２からフアーストイン・フアーストアウ
トシフトメモリ３へ送信データの移送を禁止す
る。また、フアーストイン・フアーストアウトシ
フトメモリ３に空の状態があり、かつ送信バツフ
アレジスタ１が満たされた場合には、フアースト
イン・フアーストアウトシフトメモリ３にシフト
レジスタ２の内容を移送させる。第４図において
は、シフトレジスタのDn−７ビツト目のデータ
をキヤラクタ分解タイミングでフアーストイン・
フアーストアウトシフトメモリに入力する。これ
でフアーストイン・フアーストアウトシフトメモ
リが一杯となつてフアーストイン・フアーストア
ウト「満」信号が“１”となり、次にフアースト
イン・フアーストアウトシフトメモリのデータが
送信タイミングで読出されるとフアーストイン・
フアーストアウト「満」信号が“０”になる。以
下同様の動作が行われる。この直後、シフトレジ
スタ２が１キヤラクタ分の送信データをフアース
トイン・フアーストアウトシフトレジスタ３に送
り込みの完了を検出すると、バツフアレジスタ１
の内容をシフトレジスタ２に移し、次の送信キヤ
ラクタが通信制御装置LCからセツトされるまで、
バツフアレジスタ１が「空」であることの表示を
送信制御回路４で行う。第４図においては送信バ
ツフア「満」信号が“０”の状態となつている。
送信制御回路４はバツフアレジスタ１が「空」で
あり、かつ所用ビツト数マイナス１ビツト後には
シフトレジスタ２からフアーストイン・フアース
トアウトシフトメモリ３への送信データビツトの
入力を禁止する。第４図においてはの区間であ
る。
トメモリ３の内容は、送信制御回路４の制御によ
り回線のビツト伝送速度に同期したタイミングで
回線に送信される。第４図においては、送信タイ
ミングによつてフアーストイン・フアーストアウ
トシフトメモリから出力データを（回線）送信デ
ータとして出力する。通常、回線のビツト伝送速
度よりフアーストイン・フアーストアウトシフト
メモリのシフト速度が速いため、これ等のシフト
メモリに送信データが順次蓄積され、ついにはシ
フトメモリ内に空の状態がなくなる場合がある。
第４図についていえば、フアーストイン・フアー
ストアウトシフトメモリ「満」信号が“１”の状
態にある。そのような場合は、送信制御回路４が
この状態を検出して、空の状態になるまでシフト
レジスタ２からフアーストイン・フアーストアウ
トシフトメモリ３へ送信データの移送を禁止す
る。また、フアーストイン・フアーストアウトシ
フトメモリ３に空の状態があり、かつ送信バツフ
アレジスタ１が満たされた場合には、フアースト
イン・フアーストアウトシフトメモリ３にシフト
レジスタ２の内容を移送させる。第４図において
は、シフトレジスタのDn−７ビツト目のデータ
をキヤラクタ分解タイミングでフアーストイン・
フアーストアウトシフトメモリに入力する。これ
でフアーストイン・フアーストアウトシフトメモ
リが一杯となつてフアーストイン・フアーストア
ウト「満」信号が“１”となり、次にフアースト
イン・フアーストアウトシフトメモリのデータが
送信タイミングで読出されるとフアーストイン・
フアーストアウト「満」信号が“０”になる。以
下同様の動作が行われる。この直後、シフトレジ
スタ２が１キヤラクタ分の送信データをフアース
トイン・フアーストアウトシフトレジスタ３に送
り込みの完了を検出すると、バツフアレジスタ１
の内容をシフトレジスタ２に移し、次の送信キヤ
ラクタが通信制御装置LCからセツトされるまで、
バツフアレジスタ１が「空」であることの表示を
送信制御回路４で行う。第４図においては送信バ
ツフア「満」信号が“０”の状態となつている。
送信制御回路４はバツフアレジスタ１が「空」で
あり、かつ所用ビツト数マイナス１ビツト後には
シフトレジスタ２からフアーストイン・フアース
トアウトシフトメモリ３への送信データビツトの
入力を禁止する。第４図においてはの区間であ
る。
フアーストイン・フアーストアウトシフトメモ
リ３への送信データビツトの入力禁止の理由を説
明するために、例えば、回線のビツト伝送速度が
48kbpsであり、シフトレジスタ２からフアース
トイン・フアーストアウトシフトメモリ３に送信
データビツトを移送する速度が64kbps、所要ビ
ツト数が８ビツト、バツフアレジスタ１が「空」
の状態であり、通信制御装置LCがバツフアレジ
スタ１に送信キヤラクタをセツトするまでの時間
を100μSと仮定すると、従来の方式では、48kbps
の速度で１キヤラクタタイム約166.4μS、64kbps
の速度で１キヤラクタタイム約124.8μSかかる。
このことから、バツフアレジスタ１が「空」の状
態になり、通信制御装置LCが送信キヤラクタを
セツトし、現在シフトレジスタ２にセツトされて
いる送信キヤラクタがフアーストイン・フアース
トアウトシフトメモリ３に移されるまでの時間
は、通信制御装置が送信バツフアレジスタに送信
キヤラクタをセツトするまでの時間に64kbpsの
速度における１キヤラクタの時間を加えた約
224.8μSとなり、48kbpsの速度における１キヤラ
クタの時間（約166.4μS）を超えてしまう。これ
は、フアーストイン・フアーストアウトシフトメ
モリの存在により、これに入力するデータの速度
が出力する速度よりも速いのにもかかわらず、フ
アーストイン・フアーストアウトシフトメモリに
データを蓄積することができず、一時的のピーク
を救うことができないばかりか、通常の状態にあ
つても、回線のビツト伝送速度で送信できないと
いうことを意味する。すなわち、フアーストイ
ン・フアーストアウトシフトメモリ３から回線に
出力される１キヤラクタ時間（166.4μs）よりも、
シフトレジスタ２からフアーストイン・フアース
トアウトシフトメモリ３に入力する１キヤラクタ
時間100μS＋124.8μs＝224.8μs）が長いため、フ
アーストイン・フアーストアウトシフトメモリ３
に回線へ送り出すデータが無くなつてしまうこと
を意味する。これに反して、本発明の方式によれ
ば、第４図を参照すると、７ビツト分は既にシフ
トレジスタ２からフアーストイン・フアーストア
ウトシフトメモリ３に順次Do+1,0，Do+1,1，
Do+1,2，……，Do+1,5，Do+1,6のように移送されて
おり、残りの１ビツトDo+1,7の移送は通信制御装
置LCから次に送信するデータDo+2が送信バツフ
アレジスタ１に送られてきたときに行うので、そ
の移送に要する時間は前述の仮定のもとでは約
15.6μSであり、これは１キヤラクタの時間
166.8μSより小さい。従つて一時的にシフトレジ
スタからフアーストイン・フアーストアウトシフ
トメモリへの送信データビツトの移送が禁止され
ても、従来技術のような欠点は生じない。
リ３への送信データビツトの入力禁止の理由を説
明するために、例えば、回線のビツト伝送速度が
48kbpsであり、シフトレジスタ２からフアース
トイン・フアーストアウトシフトメモリ３に送信
データビツトを移送する速度が64kbps、所要ビ
ツト数が８ビツト、バツフアレジスタ１が「空」
の状態であり、通信制御装置LCがバツフアレジ
スタ１に送信キヤラクタをセツトするまでの時間
を100μSと仮定すると、従来の方式では、48kbps
の速度で１キヤラクタタイム約166.4μS、64kbps
の速度で１キヤラクタタイム約124.8μSかかる。
このことから、バツフアレジスタ１が「空」の状
態になり、通信制御装置LCが送信キヤラクタを
セツトし、現在シフトレジスタ２にセツトされて
いる送信キヤラクタがフアーストイン・フアース
トアウトシフトメモリ３に移されるまでの時間
は、通信制御装置が送信バツフアレジスタに送信
キヤラクタをセツトするまでの時間に64kbpsの
速度における１キヤラクタの時間を加えた約
224.8μSとなり、48kbpsの速度における１キヤラ
クタの時間（約166.4μS）を超えてしまう。これ
は、フアーストイン・フアーストアウトシフトメ
モリの存在により、これに入力するデータの速度
が出力する速度よりも速いのにもかかわらず、フ
アーストイン・フアーストアウトシフトメモリに
データを蓄積することができず、一時的のピーク
を救うことができないばかりか、通常の状態にあ
つても、回線のビツト伝送速度で送信できないと
いうことを意味する。すなわち、フアーストイ
ン・フアーストアウトシフトメモリ３から回線に
出力される１キヤラクタ時間（166.4μs）よりも、
シフトレジスタ２からフアーストイン・フアース
トアウトシフトメモリ３に入力する１キヤラクタ
時間100μS＋124.8μs＝224.8μs）が長いため、フ
アーストイン・フアーストアウトシフトメモリ３
に回線へ送り出すデータが無くなつてしまうこと
を意味する。これに反して、本発明の方式によれ
ば、第４図を参照すると、７ビツト分は既にシフ
トレジスタ２からフアーストイン・フアーストア
ウトシフトメモリ３に順次Do+1,0，Do+1,1，
Do+1,2，……，Do+1,5，Do+1,6のように移送されて
おり、残りの１ビツトDo+1,7の移送は通信制御装
置LCから次に送信するデータDo+2が送信バツフ
アレジスタ１に送られてきたときに行うので、そ
の移送に要する時間は前述の仮定のもとでは約
15.6μSであり、これは１キヤラクタの時間
166.8μSより小さい。従つて一時的にシフトレジ
スタからフアーストイン・フアーストアウトシフ
トメモリへの送信データビツトの移送が禁止され
ても、従来技術のような欠点は生じない。
また、通信制御装置による特殊キヤラクタ処理
等の為に、通信制御装置からの送信キヤラクタの
送出が一時的にバツフアレジスタが「空」になつ
てから所要ビツト数マイナス１ビツト経過して
も、回線上にはフアーストイン・フアーストアウ
トシフトレジスタに蓄積されている送信データが
正しく送信される。ここで、バツフアレジスタが
空になつてからの経過時間を所要ビツト数マイナ
ス１ビツトとした理由は、バツフアレジスタから
シフトレジスタへの送信キヤラクタを移送するタ
イミングを所要ビツト数により自動的にすること
と、従来はバツフアレジスタが「満」から「空」
になるまでの時間がシフトレジスタからフアース
トイン・フアーストアウトシフトメモリへデータ
を移送する速度×８ビツト（上記の例では約
124.8μS）であつたものを１ビツト（上記の例で
は15.6μS）にするためである。
等の為に、通信制御装置からの送信キヤラクタの
送出が一時的にバツフアレジスタが「空」になつ
てから所要ビツト数マイナス１ビツト経過して
も、回線上にはフアーストイン・フアーストアウ
トシフトレジスタに蓄積されている送信データが
正しく送信される。ここで、バツフアレジスタが
空になつてからの経過時間を所要ビツト数マイナ
ス１ビツトとした理由は、バツフアレジスタから
シフトレジスタへの送信キヤラクタを移送するタ
イミングを所要ビツト数により自動的にすること
と、従来はバツフアレジスタが「満」から「空」
になるまでの時間がシフトレジスタからフアース
トイン・フアーストアウトシフトメモリへデータ
を移送する速度×８ビツト（上記の例では約
124.8μS）であつたものを１ビツト（上記の例で
は15.6μS）にするためである。
なお、上記実施例において、フアーストイン・
フアーストアウトシフトメモリが「空」の状態
で、更にシフトレジスタおよびバツフアレジスタ
が「空」の場合には、送信制御回路はアンダラン
エラーの検出を通信制御装置に通知する。使用さ
れるフアーストイン・フアーストアウトシフトメ
モリのビツト容量は、回線のビツト伝送速度と通
信制御装置の処理速度との差に関連して適当に定
めればよい。
フアーストアウトシフトメモリが「空」の状態
で、更にシフトレジスタおよびバツフアレジスタ
が「空」の場合には、送信制御回路はアンダラン
エラーの検出を通信制御装置に通知する。使用さ
れるフアーストイン・フアーストアウトシフトメ
モリのビツト容量は、回線のビツト伝送速度と通
信制御装置の処理速度との差に関連して適当に定
めればよい。
以上の説明により明らかなように、本発明によ
れば、回線への送信データのビツト伝送速度とフ
アーストイン・フアーストアウトシフトメモリに
格納するデータ速度との差が十分にとれない場合
においても、また通常の場合においても、フアー
ストイン・フアーストアウトシフトメモリが空に
なることがなく、さらに回路構成も簡単になる点
において、送信データの高速性および装置の経済
性に寄与すべく得られる効果は大きい。
れば、回線への送信データのビツト伝送速度とフ
アーストイン・フアーストアウトシフトメモリに
格納するデータ速度との差が十分にとれない場合
においても、また通常の場合においても、フアー
ストイン・フアーストアウトシフトメモリが空に
なることがなく、さらに回路構成も簡単になる点
において、送信データの高速性および装置の経済
性に寄与すべく得られる効果は大きい。
第１図は従来のデータ通信システムに適用され
る一般的な送信データ制御方式の概略を示す系統
図、第２図は本発明の実施例の構成を示すブロツ
ク図、第３図は第２図におけるフアーストイン・
フアーストアウトシフトメモリの構成例を示すブ
ロツク図、第４図は第２図における実施例の動作
を説明するためのタイムチヤートである。 各図において、１は送信キヤラクタ用バツフア
レジスタ、２は送信キヤラクタ分解用シフトレジ
スタ、３はフアーストイン・フアーストアウトシ
フトメモリ、３−１〜３−ｎはフアーストイン・
フアーストアウトシフトメモリの各シフトメモリ
段、４は送信制御回路、PUはデータ処理装置、
LCは通信制御装置、LAは回路アダプタである。
る一般的な送信データ制御方式の概略を示す系統
図、第２図は本発明の実施例の構成を示すブロツ
ク図、第３図は第２図におけるフアーストイン・
フアーストアウトシフトメモリの構成例を示すブ
ロツク図、第４図は第２図における実施例の動作
を説明するためのタイムチヤートである。 各図において、１は送信キヤラクタ用バツフア
レジスタ、２は送信キヤラクタ分解用シフトレジ
スタ、３はフアーストイン・フアーストアウトシ
フトメモリ、３−１〜３−ｎはフアーストイン・
フアーストアウトシフトメモリの各シフトメモリ
段、４は送信制御回路、PUはデータ処理装置、
LCは通信制御装置、LAは回路アダプタである。
Claims (1)
- １ 通信制御装置からの送信キヤラクタを一時蓄
積するバツフアレジスタと、該バツフアレジスタ
から得られる送信キヤラクタをビツトシリアルに
分解するシフトレジスタと、該シフトレジスタの
出力を記憶するフアーストイン・フアーストアウ
トシフトメモリと、前記通信制御装置から前記バ
ツフアレジスタに送信キヤラクタが与えられ、前
記シフトレジスタを介して前記フアーストイン・
フアーストアウトシフトメモリに順次蓄積しなが
ら該フアーストイン・フアーストアウトシフトメ
モリの内容を回線に送出し、前記フアーストイ
ン・フアーストアウトシフトメモリが「満」の状
態になるか、若しくは前記バツフアレジスタの内
容が前記シフトレジスタに移送され、該バツフア
レジスタが「空」の状態になり、且つ前記シフト
レジスタの内容がフアーストイン・フアーストア
ウトシフトメモリへ所要ビツト数マイナス１ビツ
ト移送された後、前記フアーストイン・フアース
トアウトシフトメモリへの送信データビツトの移
送を一時停止し、前記フアーストイン・フアース
トアウトシフトメモリが「空」の状態になるか、
若しくは前記バツフアレジスタに送信キヤラクタ
がセツトされている場合は、前記フアーストイ
ン・フアーストアウトシフトメモリへ送信データ
ビツトを移送するように制御する送信制御回路と
を有する回線アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57002574A JPS58120347A (ja) | 1982-01-11 | 1982-01-11 | 回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57002574A JPS58120347A (ja) | 1982-01-11 | 1982-01-11 | 回線アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58120347A JPS58120347A (ja) | 1983-07-18 |
| JPH0311143B2 true JPH0311143B2 (ja) | 1991-02-15 |
Family
ID=11533139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57002574A Granted JPS58120347A (ja) | 1982-01-11 | 1982-01-11 | 回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58120347A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06105922B2 (ja) * | 1986-08-08 | 1994-12-21 | 日本電気株式会社 | 通信制御装置 |
| JPH06105923B2 (ja) * | 1986-08-08 | 1994-12-21 | 日本電気株式会社 | 通信制御装置 |
-
1982
- 1982-01-11 JP JP57002574A patent/JPS58120347A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58120347A (ja) | 1983-07-18 |
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