JPH0236533A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPH0236533A JPH0236533A JP63187775A JP18777588A JPH0236533A JP H0236533 A JPH0236533 A JP H0236533A JP 63187775 A JP63187775 A JP 63187775A JP 18777588 A JP18777588 A JP 18777588A JP H0236533 A JPH0236533 A JP H0236533A
- Authority
- JP
- Japan
- Prior art keywords
- film
- compound semiconductor
- oxide film
- insulating film
- sin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＧａＡｓ集積回路のような化合物半導体装置の
製造方法に関するものである。
製造方法に関するものである。
〈従来の技術〉
化合物半導体装置、とりわけＧａＡｓ集積回路はその高
速性から盛んに研究開発され、集積規模も増大している
。しかし素子間距離が短縮されてくると素子相互間に於
て電気的干渉が顕著となり誤動作を招くことから高集積
化の障害となっていた。
速性から盛んに研究開発され、集積規模も増大している
。しかし素子間距離が短縮されてくると素子相互間に於
て電気的干渉が顕著となり誤動作を招くことから高集積
化の障害となっていた。
そこで素子分離の方法として従来Ｂイオンを注入しｊＧ
ａＡｓ基板をよυ高抵抗化させる方法、又は。
ａＡｓ基板をよυ高抵抗化させる方法、又は。
通常Ｎチャネルで作られるＧａＡｓＦＥＴに於てチャネ
ル下部や周辺領域にＰ層を形成しＰＮ接合分離する方法
、あるいは、メサエッチによる方法。
ル下部や周辺領域にＰ層を形成しＰＮ接合分離する方法
、あるいは、メサエッチによる方法。
またはシリコン集積回路に用いられる厚い酸化膜による
素子分離法が提案されてきた。
素子分離法が提案されてきた。
〈発明が解決しようとする課題〉
しかし従来の方法には以下のような問題点があった。ま
ず、Ｂイオン注入法については注入により生じた欠陥の
ため素子間の電界強度が高くなると急激に抵抗が低下し
素子間の電気的干渉を根本的に取り除くことはできなか
った。
ず、Ｂイオン注入法については注入により生じた欠陥の
ため素子間の電界強度が高くなると急激に抵抗が低下し
素子間の電気的干渉を根本的に取り除くことはできなか
った。
一方、ＰＮ接合分離の方法ではＮチャネル層に比較的高
濃度が使われるためＰ層も高濃度化を図る必要があり、
このためＰＮ接合による寄生容量が増加し素子の速度が
低下する問題がある。また。
濃度が使われるためＰ層も高濃度化を図る必要があり、
このためＰＮ接合による寄生容量が増加し素子の速度が
低下する問題がある。また。
メサエッチの方法ではメサ形成による段差が配線を行な
ううえで極めて大きな障害となり集積度の高い素子には
適用できない。以上より、厚い酸化膜を用いて素子分離
する方法は好ましいと考えられるが、従来膜厚の厚い良
好な化合物半導体の酸化膜を制御性よく形成することは
困難であった。
ううえで極めて大きな障害となり集積度の高い素子には
適用できない。以上より、厚い酸化膜を用いて素子分離
する方法は好ましいと考えられるが、従来膜厚の厚い良
好な化合物半導体の酸化膜を制御性よく形成することは
困難であった。
この理由は、化合物半導体、とくにＧａＡｓの酸化膜は
酸化ガリウムと酸化ヒ素から成るが、熱酸化の場合酸化
時の温度が４００℃以上と高いため。
酸化ガリウムと酸化ヒ素から成るが、熱酸化の場合酸化
時の温度が４００℃以上と高いため。
特に酸化ひ素の熱分解が顕著となり、この結果極めて不
安定で著しい体積変化を起こすので実用的な酸化膜とは
いえないからである。
安定で著しい体積変化を起こすので実用的な酸化膜とは
いえないからである。
一方、化合物半導体の酸化膜の低温形成法として陽極酸
化法が提案されているが、この方法では高々数千λ程度
の薄い膜厚しか得られず、しかも熱酸化膜と同様に熱的
に極めて不安定であるため素子間分離や集積回路の製造
プロセスに適した膜厚と耐熱性を得ることは困難であっ
た。
化法が提案されているが、この方法では高々数千λ程度
の薄い膜厚しか得られず、しかも熱酸化膜と同様に熱的
に極めて不安定であるため素子間分離や集積回路の製造
プロセスに適した膜厚と耐熱性を得ることは困難であっ
た。
本発明は上記問題点を解決するため例えば素子分離用の
酸化膜として実用的な膜厚の厚い良好な化合物半導体の
酸化膜を制御性よく形成することを目的とする。
酸化膜として実用的な膜厚の厚い良好な化合物半導体の
酸化膜を制御性よく形成することを目的とする。
く課題を解決するための手段〉
上記目的を達成するため本発明では、化合物半導体基板
表面上の一部もしくは全体の領域に異なる膜厚の、かつ
透水性の絶縁膜を形成する工程と。
表面上の一部もしくは全体の領域に異なる膜厚の、かつ
透水性の絶縁膜を形成する工程と。
特定温度及び圧力下で水蒸気を含む雰囲気中に該基板を
特定時間さらすことにより絶縁膜下の化合物半導体基板
領域に異なる膜厚の酸化膜を選択的に形成する工程を含
むように構成している。
特定時間さらすことにより絶縁膜下の化合物半導体基板
領域に異なる膜厚の酸化膜を選択的に形成する工程を含
むように構成している。
ここで化合物半導体としてはＧａＡｓｔたばＧａＡＩＡ
Ｓ＊ Ｉ ｎｐ等のＩＩＩ−Ｖ族化合物半導体が含まれ
る。
Ｓ＊ Ｉ ｎｐ等のＩＩＩ−Ｖ族化合物半導体が含まれ
る。
透水性絶縁膜は、透水性のある均一な膜であればよく２
例えばＳｉＮ膜が適当である。
例えばＳｉＮ膜が適当である。
絶縁膜の膜厚は厚い程形成される酸化膜厚は薄くなる。
そして非透水性絶縁膜を化合物半導体基板の表面上の一
部の領域に形成して実施しても良く、この場合は該領域
には酸化膜は形成されない。
部の領域に形成して実施しても良く、この場合は該領域
には酸化膜は形成されない。
酸化膜の生成速度は圧力に比例して増加し、０．００１
気圧から１０気圧まで制御可能であるが、１．５気圧程
度が適当である。
気圧から１０気圧まで制御可能であるが、１．５気圧程
度が適当である。
また、温度に対しては指数関数的に生成速度が増加し１
００°Ｃから９００°Ｃまでの範囲で制御可能である。
００°Ｃから９００°Ｃまでの範囲で制御可能である。
さらに、酸化膜の膜厚は酸化時間の１／２乗に比例して
増加するから所望の膜厚が得られるよう温度、圧力、酸
化時間を選べばよい。
増加するから所望の膜厚が得られるよう温度、圧力、酸
化時間を選べばよい。
く作用〉
本発明は、特定の圧力と温度下で絶縁膜中に水蒸気を拡
散させ、絶縁膜下の化合物半導体基板を酸化させるもの
である。。
散させ、絶縁膜下の化合物半導体基板を酸化させるもの
である。。
この場合、酸化時間に工り比較的厚い酸化膜まで制御性
よく形成され、また、絶縁膜の厚さにより水蒸気の拡散
速度が異なるので、異なる膜厚の絶縁膜を形成すること
により異なる膜厚の化合物半導体の酸化膜が選択的に形
成される。また本発明による酸化膜は、絶縁膜で覆われ
た二層構造であるので熱処理を経ても熱分解が少ない。
よく形成され、また、絶縁膜の厚さにより水蒸気の拡散
速度が異なるので、異なる膜厚の絶縁膜を形成すること
により異なる膜厚の化合物半導体の酸化膜が選択的に形
成される。また本発明による酸化膜は、絶縁膜で覆われ
た二層構造であるので熱処理を経ても熱分解が少ない。
〈実施例〉
以下に本発明にしたがって、その実施例について説明す
る。
る。
用いたウェハ１は、方位（１００）ＬＥＣ直接合成半絶
縁性ＧａＡｓ基板で厚さ４００μｍである。
縁性ＧａＡｓ基板で厚さ４００μｍである。
当該基板を化学エッチおよび蒸留水で清浄化したのち、
第１図（ａ）に示すように、透水性絶縁膜としてプラズ
マＣＶＤ法でシリコン窒化Ｗ （Ｓ ｉ Ｎ膜）２を形
成する。ＣＶＤ時のガス圧力は１ｍｔＯｒｒ＋高周波電
力は２０ Ｗである。原料ガスにはシランとアンモニア
をもちいた。この後、第１図（ｂ）に示すようにホトエ
ツチング法により、所望のホトレジストパターン３を該
ＳｉＮ膜２上２上成する。
第１図（ａ）に示すように、透水性絶縁膜としてプラズ
マＣＶＤ法でシリコン窒化Ｗ （Ｓ ｉ Ｎ膜）２を形
成する。ＣＶＤ時のガス圧力は１ｍｔＯｒｒ＋高周波電
力は２０ Ｗである。原料ガスにはシランとアンモニア
をもちいた。この後、第１図（ｂ）に示すようにホトエ
ツチング法により、所望のホトレジストパターン３を該
ＳｉＮ膜２上２上成する。
このときのＳｉＮ膜２の膜厚は２０００Ｘ、 レジス
ト３厚は１．５μｍとした。
ト３厚は１．５μｍとした。
つづいて、このウェハｌを第２図に示すチャンバーにい
れて２周囲温度１５０℃で加熱シ、１０％の水蒸気を含
む１．５気圧のＮ２ガスを導入することにより化合物半
導体の酸化膜４を形成する。この時ＳｉＮ膜２の膜厚は
十分薄いので、雰囲気ガス中の水蒸気はＳｉＮ膜２を拡
散することができ。
れて２周囲温度１５０℃で加熱シ、１０％の水蒸気を含
む１．５気圧のＮ２ガスを導入することにより化合物半
導体の酸化膜４を形成する。この時ＳｉＮ膜２の膜厚は
十分薄いので、雰囲気ガス中の水蒸気はＳｉＮ膜２を拡
散することができ。
第１図（Ｃ）に示すように＋ Ｇ３ＡｓウェハとＳｉ
Ｎ界面に到達したＨ２ＯはＧａＡｓ表面を酸化させ、酸
化膜４が形成される。
Ｎ界面に到達したＨ２ＯはＧａＡｓ表面を酸化させ、酸
化膜４が形成される。
当該化学反応により生成されたＨ２は熱処理により膜中
から放出できる。上記の実施例にしめした条件では０．
２μｒｒＬ／ｈｒの成膜速度が得られた。
から放出できる。上記の実施例にしめした条件では０．
２μｒｒＬ／ｈｒの成膜速度が得られた。
一方、ホトレジストは疎水性であシ水蒸気を透過しない
ので、ホトレジストが存在する領域のＧａＡｓ層には酸
化膜は形成されない。即ち化合物半導体酸化膜の選択的
形成が可能である。第３図に示すように、化合物半導体
の酸化膜厚は＋Ｓ＋Ｎ膜の膜厚にも依存し、このＳｉＮ
膜の膜厚が太きて増加することが分かった。また酸化膜
の生成速度は圧力に比例して増加する。本実施例では、
圧力は１．５気圧に制御したが、 ０．００１気圧か
ら１０気圧まで制御可能である。とくに減圧することに
より・生成速度極めて小さくでき、極めて薄い酸化膜の
精密制御形成が可能となる。
ので、ホトレジストが存在する領域のＧａＡｓ層には酸
化膜は形成されない。即ち化合物半導体酸化膜の選択的
形成が可能である。第３図に示すように、化合物半導体
の酸化膜厚は＋Ｓ＋Ｎ膜の膜厚にも依存し、このＳｉＮ
膜の膜厚が太きて増加することが分かった。また酸化膜
の生成速度は圧力に比例して増加する。本実施例では、
圧力は１．５気圧に制御したが、 ０．００１気圧か
ら１０気圧まで制御可能である。とくに減圧することに
より・生成速度極めて小さくでき、極めて薄い酸化膜の
精密制御形成が可能となる。
また温度に対して生成速度は指数関数的に増加し成膜速
度を高めることが可能となる。
度を高めることが可能となる。
本発明ではホトレジストを用いたため、ホトレジストの
耐熱性から周囲温度は１５０ ’Ｃとしたが。
耐熱性から周囲温度は１５０ ’Ｃとしたが。
ＳＪ？Ｎ膜による酸化膜の熱分解抑制効果のために。
１００°Ｃから９００ ’Ｃの範囲で酸化膜の生成が可
能である。
能である。
尚１本実施例ではＳｉＮ膜を絶縁膜に用いたが。
透水性のかつ均一な膜であればこれを用いることも可能
である。
である。
つづいて第４図（ａ）にしめすように、当該発明による
方法をもちい、酸化時間１６ｈｒで膜厚０，８μｍの酸
化膜４を形成したのち、加速エネルギー２５０ｋｅＶ、
１６０ｋｅＶ、 ドーズ量ＩＸ １０１２／ ｔｙ
ｄｒ６ Ｘ １０１２ ／ｃ１１ＩでそれぞれＢｅ＋Ｓ
＋イオンをウェハに注入し、更に８００’Ｃ，１５ｍ１
ｎの熱処理を行って、注入原子を活性化させｐバリア層
７およびｎチャネル層８を形成した。このように準備し
たウェハをもちいて、第４図（ｂ）にしめすようにＳｉ
Ｎ膜の所望領域に窓を開け、ＡｕＧｅ／Ｎ ｉ／Ａｕを
用いてソース９およびドレイン１０を形成した。
方法をもちい、酸化時間１６ｈｒで膜厚０，８μｍの酸
化膜４を形成したのち、加速エネルギー２５０ｋｅＶ、
１６０ｋｅＶ、 ドーズ量ＩＸ １０１２／ ｔｙ
ｄｒ６ Ｘ １０１２ ／ｃ１１ＩでそれぞれＢｅ＋Ｓ
＋イオンをウェハに注入し、更に８００’Ｃ，１５ｍ１
ｎの熱処理を行って、注入原子を活性化させｐバリア層
７およびｎチャネル層８を形成した。このように準備し
たウェハをもちいて、第４図（ｂ）にしめすようにＳｉ
Ｎ膜の所望領域に窓を開け、ＡｕＧｅ／Ｎ ｉ／Ａｕを
用いてソース９およびドレイン１０を形成した。
続いてソースドレイン間の所望領域に窓を開け。
ＡＩゲート６を形成した。以上のようにしてゲート長１
μｍ、ソースドレイン距離３μｍ、ゲート幅２０μｍの
ＦＥＴを製作した。フィールド酸化膜を挾んだ両側のＦ
ＥＴの電気的干渉を調べた結果。
μｍ、ソースドレイン距離３μｍ、ゲート幅２０μｍの
ＦＥＴを製作した。フィールド酸化膜を挾んだ両側のＦ
ＥＴの電気的干渉を調べた結果。
ＦＥＴ間側離５μ襲ドレイン電圧２ｖで、電気的干渉効
果が起こっていないことが確認された。
果が起こっていないことが確認された。
膜の膜厚が異なる境界領域やレジストとの境界で緩やか
なテーパーを有するので、ステッパー等露光機のアライ
メントマークとしても活用できる。
なテーパーを有するので、ステッパー等露光機のアライ
メントマークとしても活用できる。
また、第５図に示すようにウェハにトレンチ５を形成い
トレンチ内に酸化膜を形成することによりより一層の
素子分離効果を得ることができる。
トレンチ内に酸化膜を形成することによりより一層の
素子分離効果を得ることができる。
〈発明の効果〉
本発明により膜厚の厚い良好な化合物半導体の酸化膜を
制御性よく形成することができた。これを素子分離用の
酸化膜として用いることにより従来問題となっていた素
子間の電気的干渉による誤動作を防止することができる
ようになった。
制御性よく形成することができた。これを素子分離用の
酸化膜として用いることにより従来問題となっていた素
子間の電気的干渉による誤動作を防止することができる
ようになった。
第１図（ａ）（ｂＸｃ）は２本発明の方法による酸化膜
形成の工程の断面図。 第２図は９本実施例で用いた化合物半導体生成装置の断
面図。 第３図ハ、 Ｓ Ｉ’Ｎ膜をパラメータとした酸化膜
の膜厚と酸化時間との関係を示す図。 第４図（ａ）（ｂ）は、それぞれ本発明の方法による酸
化膜を素子分離に用いた実施例の工程の断面図。 第５図は９本発明の方法による酸化膜をトレンチ構造に
用いた実施例の断面図である。 １・・・ウェハ、２・・・Ｓ＃Ｎ！ｉＬ ３・・・レ
ジスト、４・・酸化膜、５・・・トレンチ、６・・・ゲ
ート電極、７・・・２７９７層、８・・・Ｎチャネル層
、９・・・ソース電極。 １０・・・ドレイン電極。 代理人 弁理士 杉 山 毅 至（他１名）（Ｇ） （ｂ） （Ｃ）
形成の工程の断面図。 第２図は９本実施例で用いた化合物半導体生成装置の断
面図。 第３図ハ、 Ｓ Ｉ’Ｎ膜をパラメータとした酸化膜
の膜厚と酸化時間との関係を示す図。 第４図（ａ）（ｂ）は、それぞれ本発明の方法による酸
化膜を素子分離に用いた実施例の工程の断面図。 第５図は９本発明の方法による酸化膜をトレンチ構造に
用いた実施例の断面図である。 １・・・ウェハ、２・・・Ｓ＃Ｎ！ｉＬ ３・・・レ
ジスト、４・・酸化膜、５・・・トレンチ、６・・・ゲ
ート電極、７・・・２７９７層、８・・・Ｎチャネル層
、９・・・ソース電極。 １０・・・ドレイン電極。 代理人 弁理士 杉 山 毅 至（他１名）（Ｇ） （ｂ） （Ｃ）
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基板表面上の一部もしくは全体の領域
に異なる膜厚のかつ透水性の絶縁膜を形成する工程と、 特定温度及び圧力下で、水蒸気を含む雰囲気中に該基板
を特定時間さらすことにより該絶縁膜下の領域に異なる
膜厚の化合物半導体の酸化膜を形成する工程とを含むこ
とを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63187775A JPH0236533A (ja) | 1988-07-26 | 1988-07-26 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63187775A JPH0236533A (ja) | 1988-07-26 | 1988-07-26 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0236533A true JPH0236533A (ja) | 1990-02-06 |
Family
ID=16211996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63187775A Pending JPH0236533A (ja) | 1988-07-26 | 1988-07-26 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0236533A (ja) |
-
1988
- 1988-07-26 JP JP63187775A patent/JPH0236533A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4755481A (en) | Method of making a silicon-on-insulator transistor | |
| US4371407A (en) | Method for producing semiconductor device | |
| JPH02219253A (ja) | 半導体集積回路装置の製造方法 | |
| US4596071A (en) | Method of making semiconductor devices having dielectric isolation regions | |
| US5290717A (en) | Method of manufacturing semiconductor devices having a resist patern coincident with gate electrode | |
| JPH0516173B2 (ja) | ||
| JPH0236533A (ja) | 化合物半導体装置の製造方法 | |
| JPS63129632A (ja) | 絶縁膜のパタ−ン形成方法とそれを利用した電界効果トランジスタのゲ−ト電極の形成方法 | |
| JPS58105571A (ja) | 半導体素子の製造方法 | |
| JP3217280B2 (ja) | ドライエッチング後処理方法とｍｏｓ型半導体装置の製造方法 | |
| US5021363A (en) | Method of selectively producing conductive members on a semiconductor surface | |
| KR960006433B1 (ko) | 질소원자의 이온주입에 의한 소자분리막 형성 방법 | |
| JPS582047A (ja) | 半導体装置の製造方法 | |
| JPH0922892A (ja) | 化合物半導体装置の製造方法 | |
| JPH0352238A (ja) | 化合物半導体装置の製造方法 | |
| JPH05243280A (ja) | 半導体素子の製造方法 | |
| JPS62131538A (ja) | 半導体装置の製造方法 | |
| WO2001013421A1 (en) | Method of simultaneously growing oxide layers with different ticknesses on a semiconductor body using selective implantations of oxygen and nitrogen | |
| JPH04304626A (ja) | 半導体装置の製造方法 | |
| JPH05211162A (ja) | 半導体装置の製造方法 | |
| JPH03129740A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS61222114A (ja) | 半導体基板の製造方法 | |
| JPH08167659A (ja) | 半導体装置の製造方法 | |
| JPH01123471A (ja) | 半導体装置の製造方法 | |
| JPS59103353A (ja) | 半導体装置の製法 |