JPH0532909B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置特にマイクロチヤネル型を
有するMIS型（絶縁ゲイト型）電界効果半導体装
置（以下μチヤネルMIS.FET）およびそれにキ
ヤパシタを連結した半導体装置を提案するにあ
る。

本発明は、半導体装置上の絶縁膜又は前記基板
上の半導体層の絶縁膜上に、垂直方向の側面をす
る導体又は半導体を設けることにより、キヤパシ
タを構成せしめた凸状の第１の領域と、この第１
の領域の凸部のコーナー部の段差を利用してその
高さを第１の領域と概略一致させ、その巾をその
コーナーに形成させる被膜の膜厚に概略一致せし
める断面が縦型のほぼ三角形状の層をゲイト電極
とし、さらにこの層の他端下には第１の領域と同
一導電型の第２の領域をドレインまたはソースと
して設けることによりMIS.FETを構成せしめた
ものである。このMIS.FETの作製において、第
１の領域の側面の絶縁膜の厚みをゲイト電極下の
絶縁膜の厚みより厚くすることを特徴としてい
る。

従来、MIS.FETおよびそれに直列に連結した
キヤパシタの構造は第１図に示される如く、フイ
ールド絶縁物２が選択的に設けられた半導体基板
１の一表面上にゲイト絶縁物１１、ゲイト電極６
およびソースまたはドレイン１３に相対して実効
的にドレインまたはソースでありかつキヤパシタ
の下側電極を構成するドレインまたはソース１４
を設け、さらにそのリード９およびキヤパシタ用
絶縁物１５、対抗電極７を設けていた。

従来、MIS.FETはゲイト絶縁物の両端下に必
ず一対のソース、ドレイン領域１３，１４を半導
体基板に同一平面を構成して形成していた。さら
にこのゲイト電極６はゲイト絶縁物１１の上のみ
ならず、キヤパシタの対抗電極７の上面にまで渡
つて設けていた。これはゲイト電極の一端１６下
にソースまたはドレイン１３の一端を、ドレイン
またはソース１４の一端１８がゲイト電極のみか
け上の他端とした自己整合性を設け、ゲイト電極
の他端１７は１８より大きく作つてマスク合わせ
精度のバラツキを補償するようにしたポリ（多
結晶珪素の被膜を７，６に使用したプロセス）で
ある。しかしかかる場合においてもチヤネル長は
1μ以下にすることはフオトエツチングのプロセ
ス上の制約により不可能であり、特に１８の段差
部における凹凸のため、チヤネル長を短くするこ
とはパターンの段切れ等が発生し不可能であつ
た。本発明はこの段差を逆に積極的に利用して
MIS.FETのゲイト電極を設け、かつこの電極は
キヤパシタの対抗電極上方にまでわたらせずに形
成させていることを特徴とする。

本発明はこのゲイト電極として機能する層のチ
ヤネル長に対応する巾は0.1〜1μときわめて小さ
くでき、さらにその厚さは0.5〜1μと厚い縦型の
ほぼ三角形状を有し、これまでのゲイト電極に比
べて縦方向に長い断面構造を有している。

加えてこの縦方向に長いため、そのままではそ
の強度が十分でない。このためこの強度を補償す
るため、この層にそつて厚い絶縁膜を介して第１
の領域が設けられている。加えてこの第１の領域
はMIS・FETのソースまたはドレインの一部ま
たは全部として構成せしめ、さらにこの領域の内
部に導体、絶縁体、導体を積層したキヤパシタを
ソースまたはドレインに直列して設けたことを特
徴としている。

このため本発明の半導体装置はその要素構成さ
せるための高密度化を従来の横方向の面積をスケ
ーリングにより縮めるのではなく高さ方向に積極
的に設けることにより成就させることを目的とし
ている。

以下に図面に従つて本発明の実施例を記す。

実施例 １ この実施例は第２図にその製造工程を示すが、
多数キヤリアを使用するＮチヤネル型MIS.FET
およびキヤパシタを形成する実施例である。

半導体基板例えばシリコン単結晶半導体１０
０、Ｐ型10〜500Ωcmを選んだ。その基板にアン
モニアを誘導エネルギにより活性化した反応性気
体を800〜1200℃にて反応せしめるプラズマ窒化
法にて50〜300Åの膜厚の窒化珪素を形成した。
この酸化性気体に対しマスク作用のある被膜は酸
化珪素、多結晶珪素と窒化珪素との多層膜でもよ
い。その後第２図Ａに示される如く選択酸化法を
用いるため第１のフオトマスにより窒化珪素を
除去させ、その領域をＰとした後、フイールド絶
縁物２を0.5〜2μの厚さに埋置させて形成した。

さらにこの窒化珪素膜４下に50〜5000Å特に
1000Å以下の深さにAsをイオン注入法によりド
ープし、界面近傍をＮ化して層２０を形成した。

このイオン注入により損傷を受けるのは単に基
板のみならず窒化珪素も受け、またこの窒化珪素
は単なる熱アニールではその損傷を酸化珪素の如
く除去できないため誘導エネルギを加えて強制的
にその損傷の珪素または窒素の不対結合手の水素
化、窒化を10〜30分間行つた。その結果イオン注
入前と同様に10¹⁰cm^-2の界面準位を得ることがで
きた。

この窒化珪素膜またはこの膜を除去して他の絶
縁膜例えば窒化珪素、酸化タンタルを100〜500Å
の厚さに形成しゲイト絶縁膜１１、キヤパシタの
誘電体１５とした。次にその絶縁膜の表面を十分
清浄にした後、該基板上に減圧気相法（LPCVD
法）により一導電型の不純物例えばＮ型の不純物
がドープされたシリコン半導体を0.5〜2.5μの厚
さに形成した。

さらに公知のフオトリソグラフイーによりそ
の側周辺のエツジがサイドエツチされずに垂直な
エツジ側面ができるように注意しながら選択的に
除去し（異方性エツチを行い）第１の領域３を残
存させた。例えば、2.45GHzのマイクロ波により
励起されたフツ素系ガス（例えばNF₃または
CF₄）を基板に対し上方向より0.001〜0.01torrに
て垂直にあてエツチングをした。その結果側周辺
は基板表面に対し85〜90度にほぼ垂直にきれいに
切ることができた。この実施例ではこの第１の領
域の巾を３〜200μとした。その一部をフイール
ド絶縁物２上にわたつて形成し、本実施例の如く
キヤパシタ１５の容量を大きくかつ領域１４の基
板１との寄生容量を小さくさせた。この後、この
第１の領域の上および側表面に酸化珪素被膜１９
を500〜5000Åの厚さにゲイト絶縁膜より厚く形
成させた。この酸化珪素膜は湿酸素を使用し900
〜1100℃にて５〜10気圧に加圧して酸化する高圧
酸化法、または0.001〜1torrに減圧して高周波誘
導エネルギによるプラズマを発生させて形成し
た。

この被膜４は他の絶縁膜例えば金属酸化物であ
るアルミナ等でもよく、またこの第１の領域も不
純物がドープされた珪素ではなく、真性または真
性とP⁺またはN⁺型の半導体との多層膜、さらに
または金属または金属化合物特にMo，Ｗまたは
その珪化物（Mo₂Si，W₂Si）であつてもよい。

次に、公知のCF₄ガスを用いたプラズマエツチ
ング法をにより、開口４１，４２をフオトマスク
を用いて設けた。次にその上面に導体または半
導体の被膜５を例えば減圧CVD法により0.1〜1μ
の厚さに形成した。この被膜５において、凸部を
構成している第１の領域３の上面及び側面の厚さ
を均質にまた所定の厚さに形成させることがきわ
めて重要である。こうすると第１の領域３の側周
辺はその側周辺にとつての厚さ方向は被膜５の厚
さと同じであるから、その領域の基板上方からの
みかけの厚さは２〜５倍の厚さにさせることが可
能となつた。

例えばN⁺型の珪素を0.10〜1.5μ特に0.3〜0.7μ
の厚さに形成した。この被膜に添加する不純物の
濃度および導電型は一般にこの電極６の導電性の
程度、さらにその被膜と半導体基板１との開口４
１でのオーム接触型またはPN接合型とすること
の選択性およびこの被膜下のゲイト絶縁物１１下
の半導体基板をデイプレツシヨン型またはエンヘ
ンスメント型にするかの選択性により決定され
る。

Ｎチヤネル型MIS.FETであつて、例えば基板
１がP^-型であつてその界面のＮ型層２０をＰ化
しエンヘンスメント型とすると、被膜５はＢを
10¹⁸〜10²¹cm^-3の濃度に添加してP⁺型の珪素を用
いればよい。加えてこの被膜と半導体基板に設け
られるＮ型の第１の領域３とをオーム接触させよ
うとするため、この実施例では、後にイオン注入
法によつて形成され、ソースまたはドレインとし
て働く領域であつて、その端をゲイト電極の端と
概略一致させた第２の領域１３およびそのリード
９の部分のためN⁺とし、最後にゲイト電極の部
分のみP⁺とするのに必要な不純物を５〜50倍の
濃度の不純物を添加して相殺して形成させた。

また逆にこの被膜５に不純物を添加してP⁺型
とし、またリード９となる領域はその５〜100倍
の濃度のN⁺を後工程において形成してもよい。
また第２の領域１３とゲイト電極６とが同一導電
型としたデイプレツシヨン型とするならば、被膜
５はN⁺とし開口４１，４２はオーム接触させれ
ばよい。

またこの被膜５をW₂Si，Mo₂Si等珪素とタン
グステン、モリブデンの化合物または混合物とす
る場合はそれらの被膜をLPCVD、電子ビーム蒸
着又は反応性スパツタ法にて、0.3〜1.5μ特に0.5
〜0.7μ形成すればよい。

かくして第２図Ｂを得た。

次に第２図Ｃに示される如く、この上面に被膜
の一部として残置させる領域上にフオトレジスタ
（例えばOMR−83東京応化製）でコーテイング
し露光の後フオトエツチングを行つた。このエツ
チングに関しては、従来より用いられた溶液を用
いるエツチング方法ではなく、サイドエツツチお
よびテーパエツチのきわめて少ないまたはまつた
くない異方性エツチング方法を用いることが重要
である。具体的には2.45GHzを用いたマイクロ波
により、エツチング用反応性気体、例えばフツ化
窒素（NF₃），CF₄を化学的に活性化し、さらに
その真空度を0.1〜0.001torr特に0.005〜0.01torr
の真空度の雰囲気でプラズマ化したフツ素シヤワ
ーを基板の上面より垂直方向に流し、サイドエツ
チを皆無にすべく努めた。

その結果、被膜５のうちフオトレジスタの形成
されていない平面部が完全に除去される時、第１
の領域３のコーナー部である側周辺の被膜８は、
側周辺に縦のほぼ三角形状の層６として残存させ
ることができた。加えて絶縁膜４上にキヤパシタ
の対抗電極３として構成させて設けることができ
た。さらに第２の領域となる部分のコンタクト４
１とそのリード９はこの実施例ではN⁺型にて電
極リード９として残存させることができた。また
ゲイト電極６の凸状の第１の領域３の上面にわた
つて存在しておらず、またその巾もフオトリソグ
ラフイーで決められる巾ではなく被膜５の側面の
厚さと異方性エツチングの程度とによりチヤネル
長とを決めることができるという特徴を有する。
この縦型のほぼ三角形状の層６はその巾が0.05〜
1.0μ代表的には0.1〜0.5μを有し、さらにその高さ
も0.3〜2.5μ代表的には0.4〜0.8μをしている。特
にこの巾は被膜５の膜厚とプラズマエツチングに
よるサイドエツチされた場合そのエツチング時
間、強度の関数であるが、電子ビーム露光のよう
な高度の技術を用いることなく、0.05〜1.0μのご
く短チヤネル（以下マイクロチヤネルという）に
して設けることができた。

この第２図Ｃにおいて、縦型のほぼ三角形状の
層６は巾が0.1〜1μという細さであるが、その層
は設計の必要に応じてフイールド絶縁物上に延在
させ、そのリード巾を１〜10μと巾広に設け、同
一基板に設けられた他のMIS.FETの電極リード
と連結したり、または他の電極リード９と電気的
に連結してもよいことはいうまでもない。さら
に、電極７、リード９の上面にマスク作用を有す
る金属を形成し、かつその下の半導体をN⁺型と
し、ゲイト電極６の部分にP⁺型の不純物を拡散
してもよい。但しこの場合は半導体層に形成され
るPN接合を実質的にオーム接触とする為、この
電極より延在したリード下にまで横拡散をさせ、
PN接合がその上側の金属膜下にて形成させ実質
的にPN接合を消滅させた。

次に第２図Ｄに示される如く、イオン注入法に
よりＮ型の不純物である砒素を30KeVの加速電
圧にて注入し10²⁰程度の不純物濃度のソースまた
はドレインとして働く第２の領域１３をその端部
を縦型のほぼ三角形状の層６の端部の位置と概略
一致させて、基板上部に形成させた。加えてこの
領域とリード９とをオーム接触させた。

するとこの第１および第２の領域１４，１３は
縦型のほぼ三角形状の層６の両端下にその両端を
実質的に一致したμMIS.FETとすることができ
た。

また、電極リード９とソースまたはドレインと
して作用する第２の領域１３とをーム接触させる
ため、電極下にはそれよりの不純物の拡散層が50
〜2000Åの深さで形成され、さらにキヤパシタの
対抗電極である第１の領域３の下の誘電膜１５下
にキヤパシタの電荷により決められる空乏層が設
けられ、これら下部にドレインまたはソース１４
を構成させることができる。

以上の実施例より明らかなごとく、本発明は縦
型のぼぼ三角形状の層６を巾よりも高さ（厚さ）
を実質的により大きく、さらにその巾が0.1〜1μ
という小さなものにすることを可能にさせまたそ
れを直列にキヤパシタを連結して、1Tr／cel１
のダイナミツクRAMのメモリセルを得ることが
できた。

さらにこのゲイト電極となる層６の厚さが大き
いため、ジオメトリカルには強度的に弱くなり、
また凹凸が激しくなりやすいため、それを電気的
には絶縁膜４にてアイソレイシヨンにし、さらに
力学的には凸状の第１の領域によりかからせるこ
とにより補強させることができたことを特徴とし
ている。

第２図Ｄにおいて明らかなごとく、第１３，１
４および第２の領域１３を互いに縦型のほぼ三角
形状の層６にて離間し、一方をソース、他方をド
レインとし、層６をゲイト電極とすると極短チヤ
ネル（μチヤネル）型のMIS.FETを作ることが
できる。加えてソースまたはドレインを構成する
第１の領域３を一方の対抗電極とし、絶縁膜１５
をさらにその下側に電極１４を設けることにより
このMIS.FETに直列にキヤパシタ１５により
1Tr／cellのメモリセルを設けたことを本発明の
特徴としている。

さらにこのリード９，５に直角方向のリード１
０を層間絶縁物２５をPIQ等のポリイミド系の絶
縁物で形成した際、その上面の金属をフオトリソ
グラフイーにより選択酸化をして形成させるこ
とができた。

本発明はかかる１〜10GHzの周波数の応答速度
を有するμチヤネルMIS.FET６の一方のソース
またはドレイン１４がキヤパシタの下側電極１４
として兼用することができたことを他の特徴とし
ている。

第２図Ｅは第２図Ｄの縦断面図のMIS.FET６
とキヤパシタ１５をその番号を対応させて記号化
したメモリセルを記したものである。

本発明の実施例は導電型は基板をP^-型、チヤ
ネル領域１２をＮ型、第１及び第２の領域１３，
１４をN⁺型、ゲイト電極１６をP⁺型とするいわ
ゆる多数キヤリアを用いたμMIS.FETである。

しかし、ゲイト電極もソース、ドレインと同じ
N⁺型としたMIS.FETとしてもよい。

またチヤネル領域にＰ型、第１および第２の領
域にN⁺型、ゲイト電極をP⁺またはN⁺としたバル
クの少数キヤリアを用いたそれぞれエンヘンスメ
ント型またはデイプレツシヨン型のMIS.FETと
してもよい。

第１図は基板に一つのMIS.FETと一つのキヤ
パシタにより1Tr／cellのダイナミツクRAMのメ
モリを形成させたものであるが、フイールド絶縁
物により離間した他部に他のMIS.FETを同一基
板に設けて複数個のMIS.FETを作るいわゆる
LSI，VLSIにすることは本発明をさらに助長さ
せることができる。

実施例 ２ この実施例は第３図にその縦断面図が示されて
いる。

図面より明らかなごとく、半導体基板表面上に
凸状に第１の領域３を半導体基板表面に密接して
設け、その側周辺と基板とのコーナー部に絶縁膜
を設け、さらにゲイト電極６，６′を一対をなし
て形成している。この珪素よりなるゲイト電極の
一部を酸化して酸化珪素２４を設け、さらにイオ
ン注入法により第１の領域３と同一導電型の第２
の領域を対称に１３，１３′として設けた。こう
してμチヤネルMIS.FETを２ケ対をなす構造に
設けた。

次にこの第１の領域の一部に設けられているコ
ンタクト開口４１，４１′が実施例１と同様に設
けられているため、これにより誘電体の下側電極
３０を例えば金属タンタルを0.1〜1μの厚さに形
成させて設けた。さらにこのタンタルの表面を緻
密な陽極化成法により酸化をして誘電膜３１を
100〜500Åの厚さに形成した。この後この面上に
対抗電極３２を金属または半導体により設け、こ
れをフオトエツチングした後、この電極３２をエ
ツチして再度その下側の電極を多孔性の酸化タン
タルを陽極化成法により形成し絶縁膜３９とし
た。

かくしてキヤパシタのその上側の電極３２，３
２′と誘電体３１，３１′および下側の電極３０，
３０′を概略同一形状を有せしめることができた。
加えてこのキヤパシタをフイールド絶縁膜上また
はゲイト電極上の絶縁膜２４上にわたつて設ける
ことができ、必要に応じて第１の領域３の上方に
わたつて設けた。この時この領域、ゲイト電極が
凸状でありフオトエツチング技術の適用が困難で
あつたが、本発明の実施例では粗いフオトエツチ
ングの精度にて上側電極３２を形成し、その電極
を利用してセルフアライン的に誘電体および下側
電極を陽極化成法によつて同一形状に作ることは
小型化、高密度化と信頼性の向上にきわめて有効
であつた。

この実施例においては誘電体の材料に酸化タル
タル等の高誘電率の材料を使用でき、またビツト
線を領域３、ワード線をゲイト電極６，６′と一
対をなす1Tr／cellのメモリシステムの一部とし
て構成させることができた。

以上の実施例はすべて1Tr／cellのRAMを作る
ことを目的としている。しかし本発明のプロセス
はそのすべてにおいて同様に同一基板の他部に増
巾またインバータ等のμチヤネルMIS.FETを何
等のフオトマスクを加えることなく形成すること
ができる。このためメモリシステムまたはロジツ
クシステムを作るにきわめて好都合であつた。

またキヤパシタの下側電極、上側電極及び第１
の領域はすべて基板と同一主成分で形成されたシ
リコンフアミリーとして信頼性を向上させてもよ
い。また実施例４において、この上側に層間絶縁
物を介してAl等のリードを多層に形成させても
よい。

本発明において、ゲイト電極を電気的にフロー
テイングとしてフローテイングゲイト型不揮発性
メモリを構成させてもよい。

以上の２つの実施例において、第１の領域を構
成する材料または縦型のほぼ三角形状の層６を構
成する材料はP⁺またはN⁺型の導電性を有する不
純物をドープした基板と同一主成分の材料例えば
珪素を中心として記した。

しかしそれらは珪素とMo，Ｗとの混合物また
は化合物（Mo₂Si，W₂Si）であつてもよく、ま
た真性、P⁺型またはN⁺型の半導体を多層構造に
しても、また珪素の如き半導体とMo，Ｗ，白金
またはその化合物との多層構造を有せしめてもよ
いことはいうまでもない。

本発明においては半導体基板は単結晶を主とし
て記した。しかしGaAs，InP等の化合物半導体
であつても、また多結晶、アモルフアス、セミア
モルフアス半導体であつてもよいことはいうまで
もない。

以上の実施例より明らかな如く、本発明は従来
の一対の構造を有するソース、ドレインをゲイト
電極により互いに離間する構造ではなく、ソース
またはドレインを構成し得る第１の領域にその側
部がよりかかるようるして力学的に補強をしたゲ
イト電極を有し、そのソースまたはドレインは半
導体基板表面上に設けられた。また他のソースお
よびドレインはゲイトの一端部に概略一致して半
導体上部に設けられた構造を有し、その構造的な
特徴さらに0.1〜1μの周波数応答速度が１〜10G
Hzを有する極短チヤネル（μチヤネル）MIS.
FETを電子ビーム露光等の技術を絶対必要条件
として用いることなく、実施せしめるという大き
な特徴を有する。

【図面の簡単な説明】

第１図は従来より知られたMIS.FETの縦断面
図を示す。第２図は本発明の実施例の製造工程及
び構造を示すための縦断面図である。第３図は
1Tr／cellのメモリを一対をなして設けた本発明
の他の実施例の縦断面図である。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上の半導体体又は導を選択的に除
   去し、ドレイン又はソースとなる凸状の第１の領
   域を形成する工程と、前記第１の領域の周辺及び
   前記基板表面上に絶縁膜を形成する工程と、これ
   ら全体に導体または半導体の被膜を形成する工程
   と、異方性エツチングにより、前記被膜を前記第
   １の領域の両側面と前記基板表面との二つのコー
   ナー部に設けられた絶縁膜上にのみ残存せしめ、
   縦型のほぼ三角形状のゲイト電極を形成する工程
   と、前記第１の領域より離間した該ゲイト電極の
   端部の前記半導体基板内上部にその一端部を有す
   るソース又はドレインとなる第２の領域をそれぞ
   れ形成する工程とを有することを特徴とする半導
   体装置の作製方法。 ２ 特許請求の範囲第１項において、凸状の第１
   の領域の周辺の絶縁膜は前記基板上の絶縁膜より
   厚く形成することを特徴とする半導体装置の作製
   方法。