JPH023877A

JPH023877A - シングルチップマイクロコンピュータ

Info

Publication number: JPH023877A
Application number: JP63150560A
Authority: JP
Inventors: Kazuaki Yoshie; 一明吉江
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-06-17
Filing date: 1988-06-17
Publication date: 1990-01-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はシングルチップマイクロコンピュータの割込機
能の改良に関するものである。

（ロ）従来の技術半導体製造技術の進歩により、算術論理演算ユニット、
アキュムレータ等はもとよりメモリ及び各種インターフ
ェースを１つのシリコンチップ上に形成することが可能
になっている。この種のマイクロコンピュータはシング
ルチップマイクロコンピュータと呼ばれ、当初は応用目
的指向のものが殆どであったが、今日のそれは汎用マイ
クロコンピュータ並のプロセッサ機能と、拡張性、汎用
性あるインターフェース機能とを備えている。

そこで、そのような高性能、高機能のシングルチップマ
イクロコンピュータを使用するマルチプロセッサシステ
ムが検討され始めている。

さて、マルチプロセッサシステムではそれぞれのプロセ
ッサが独立して動作できることは少なく、相互にデータ
を交換しながら動作を続けることが多いのであるが、あ
るプロセッサのデータ生成あるいはプロセッサのデータ
要求は他のプロセッサからすればランダムに生起するた
め、プロセッサ間のデータ通信には割込機能が利用され
ている。

このため、汎用マイクロコンピュータを使用するマルチ
プロセッサシステムでは専用割込コントローラあるいは
外部割込入力による割込が採用されているが、シングル
チップマイクロコンピュータを使用するマルチプロセッ
サシステムでは、専用割込コントローラはアーキテクチ
ャの違いにより採用不能である場合が多く、また専用割
込コントローラの使用は良好なフスト／性能比が得られ
ない欠点を有している。また外部割込入力による割込は
、シングルチップマイクロコンピュータがピン数の制約
その他により多くの割込原因には対応不能であると共に
データ及びフントロールバスが大きくなる欠点を有して
いる。

そこで、今日層も一般的であるシングルチップマイクロ
コンピュータ間のデータ通信方式を第２図を参照して説
明する。シングルチップマイクロコンピュータを使用す
る図面のマルチプロセッサシステムでは、通常シリアル
インターフェースあるいはパラレルインターフェース（
４０）を介してプロセッサ間のデータ通信／割込が行わ
れており、その通信プロトコルは、（１）マスタ／スレーブブロセヅサ（３）は入出力ポー
ト（４０）を入力モードにセットし、他のプロセッサ（
１）のデータ通信を待つ。

（２〉プロセッサ（３）の入出力インターフェース（４
０）はアドレスデータを受信すると割込要求を出力する
。

（３）プロセッサ（３）は割込処理により受信したアド
レスデータが自分を指定するものであるか否かを判定す
る。

（４）指定されたプロセッサ（３）は続いてデータを受
信、必要あれば割込処理分岐ルーチンの実行の後に所定
の割込処理を行う。

というものである。

しかし、このデータ通信方式は特定のプロセッサ間の通
信であっても全くのプロセッサが割込処理により自分を
指定するものか否かを判定するものであり、特定のプロ
セッサ間で頻繁に割込要求が生起されるシステムあるい
は大規模なシステムでは、各プロセッサが判定のための
割込処理に追われるという欠点を有している。さらに複
数の割込原因に対応させるには割込処理分岐ルーチンを
まず実行しなければならず、処理速度の低下と割込原因
を区別するためのソフトウェアの負担が大きいという欠
点を有している。

（ハ）発明が解決しようとする課題本発明は、特定のプロセッサ間通信の場合には他のプロ
セッサが割込処理をする必要のない、さらにソフトウェ
アの負担なく複数の割込原因に素早く応えることが可能
な割込機能を備えるシングルチップマイクロコンピュー
タを提供することにある。

（ニ）課題を解決するための手段上記した問題の解決のため、本発明のシングルチップマ
イクロコンピュータは第一のプログラムカウンタ（３１
）と、第二のプログラムカウンタ（３ｏ）と、割込要求
（４４）を出力すると共に該割込要求に対する割込応答
に基づいて入出力ポートに受信するアドレスデータと前
記第一のプログラムカウンタ（３１）のデータを選択的
に前記第二のプログラムカウンタ（３０）にロードする
アドレス選択回路（４２）とを備える。

（＊）作用上記した本発明の構成は、第一のプログラムカウンタ（
３１）のデータがパラレルにロードされる第二のプログ
ラムカウンタ（３０）により実行アドレスが定められ、
入力モードにある入出力ポート（４ｏ）のチップセレク
トデータに基づき、あるいは直接に入力されるコントロ
ール信号によりアドレス選択回路（４２）が割込要求（
４４）を出力し、さらに割込応答（４５）を待って第一
のプログラムカウンタ（３１）のデータに替え入出力ポ
ート（４０）のアドレスデータを第二のプログラムカウ
ンタ（３０）にロードし、よってそのアドレスにプロセ
ッサの制御を移すよう作用するものである。

（へ）実施例第１図を参照し、プロセッサ間データ通信を例に本発明
の詳細な説明する。同図において、（３）は本発明のシ
ングルチップマイクロコンピュータである。なお、便宜
上これをスレーブプロセッサと称しプロセッサ（１）を
マスクプロセッサと称することとする。

スレーブプロセッサ（３）は第一のプログラムヵウンタ
（３１）のデータがパラレルにロードされる第二のプロ
グラムカウンタ（３０）により実行アドレスが定められ
、本来のプログラム処理により入出力ポート（４１）を
介して図示しない機器を制御し、あるいはマスクプロセ
ッサ（１）が必要とするデータｄａｔｌ　、　ｄａｔ２
・・・・・・を生成及び更新し、その度にデータｄａｔ
ｌをラム（３３）の０ＯＯＯＨ番地にｄａｔ２を０００
１Ｈ番地というように順に格納している。

そして、スレーブプロセッサ（３）のロム（３２）の例
えば００３０Ｈ番地には“ラム（３３）のｏｏｏ。

Ｈ番地のデータを入出力ポート（４０）に出力する”命
令が記述され、ロム（３２）の００３８Ｈ番地には“ラ
ム（３３）の０ＯＯＩＨ番地のデータを入出力ポート（
４０）に出力する”命令が記述きれ、以下同様に複数の
命令がロム（３２）に記述されている。

そこで、マスクプロセッサ（１）が自身のプログラム処
理の遂行のためにスレーブプロセッサ（３）の前記デー
タｄａｔ２を必要とすると、初めにチップセレクトのた
めのチップセレクトデータあるいはコントロール信号を
システムバス（２）に出力する。

すると、プログラム可能なデコーダか、あるいは単にレ
ジスタの１ビツトを備えるアドレス選択回路（４２）は
前記入出力ポート（４０）が受信する特定のチップセレ
クトデータに基づいて、あるいはコントロール信号から
直接に割込要求（４４）を生成する。上記動作はプロセ
ッサ機能と独立に行われるものであり、スレーブプロセ
ッサ（３）はこの間自身のプログラムを続行することが
可能である。また、図示しない他のプロセッサはこれ以
降も自身のプログラムを続行することが当然可能である
。

アドレス選択回路（４２）が自分を指定するチップセレ
クトデータを検出し、あるいはフントロール信号により
割込要求（４４）を出力すると、スレーブプロセッサ（
３）は処理中のプログラムを中断し、所定の割込手続き
を開始する。ここで、本発明のシングルブップマイクロ
コンピュータがプログラムカウンタの退避を必要とせず
、割込手続きがより高速に行われる点は特徴的である。

こうして、割込応答（４５）が得られると、これにより
割込フラグレジスタ（４３）に割込応答フラグがセット
される。

マスタプロセッサ（１）は前記割込応答フラグを任意の
手段により検出すると、続いて割込ベクタとなる８ビツ
トのアドレスデータ３８Ｈを出力する。なお、チップセ
レクトのためにフントロール信号が使用可能な場合には
、コントロール信号の出力と同時に割込ベクタ３８Ｈの
出力が可能であり、さらに処理速度の向上が図られるこ
とになる。

割込応答（４５）を得たアドレス選択回路（４２）は入
出力ポート（４０）の８ビツトアドレスデータからイン
デックス指定等の周知の手段により１６ビツトのアドレ
スデータ００３８Ｈを生成すると共に第一のプログラム
カウンタ（３１）を第二のプログラムカウンタ（３０）
から分離し、前記アドレスデータを第二のプログラムカ
ウンタ（３０）にロードする。またこのとき、命令デコ
ーダ（３８）により制御されるプログラムカウンタが第
一のプログラムカウンタ（３１）から第二のプログラム
カウンタ（３０）に変更されることは当然である。これ
によりスレーブプロセッサ（３）は制御を００３８Ｈ番
地に移し、そこに記述されたラム（３３）の“０ＯＯＩ
Ｈ番地のデータを入出力ポート＜４０）に出力する°′
全命令実行が可能となる。

こうしてデータｄａｔ２が入出力ポートに出力されると
、マスクプロセッサ（１）はシステムバス（２）ヲ介し
てデータｄａｔ２の値を知ることができ、このデータを
必要とする自身のプログラム処理を継続することが可能
となるものであるなお上記した通信方式では、スレーブプロセッサ（３）
がデータ、例えばｄａｔ２を生成する前にそれをマスタ
プロセッサ（１）が必要とすると、マスクプロセッサ（
１）より連続的に割込ベクタ３８Ｈが出力され、スレー
ブプロセッサ（３）のデータｄａｔ２を生成する処理を
障害することが予想きれるが、この問題は、−度データ
を出力しなかった割込ベクタには一定時間アクセスしな
い等の措置により解決される。

本発明のシングルチップマイクロコンピュータを上記の
ように使用するときは、プロセッサが要求する任意のデ
ータを他のプロセッサから随時得ることが可能であり、
そのプロセッサにデータ領域を確保する必要がなく、比
較的ラム容量に制限のあるシングルチップマイクロコン
ピュータによりマルチプロセッサシステムを構築する際
に特に顕著な効果を期待することができるものである。

（ト）発明の効果本発明のシングルチップマイクロコンピュータは、他の
プロセッサからアドレスデータが送られる度にそれが自
分を指定するものであるか否かを割込処理により判定す
る必要がないため不要なプログラムの中断がなく、さら
に８ビツトバスより割込ベクタが提供されるため現実的
に無制限の割込要求に素早く応えることが可能であり、
マルチプロセッサシステムに使用するに好適である。

【図面の簡単な説明】

第１図は本発明のシングルチップマイクロコンピュータ
を使用するマルチプロセッサシステムのブロック図、第
２図は従来のシングルチップマイクロコンピュータを使
用するマルチプロセッサシステムのブロック図である。（１）及び（３）はシングルチップマイクロコンピュー
タ、（２）はシステムバス、（３０）は第二のプログラ
ムカウンタ、り３１）は第一のプログラムカウンタ、（
３２）はロム、（３３）はラム、（３４）はアキュムレ
ータ、（３５）は−時レジスタ、（３６）は算術論理演
箕ユニット、（３７）はフラグレジスタ、　（３８）は
命令デコーダ、（３９）は内部バス、（４０）及び（４
１）は入出力インターフェース、（４２）はアドレス選
択回路、（４３）は割込フラグレジスタ、（４４）は割
込要求、（４５）は割込応答である。

Claims

【特許請求の範囲】

（１）第一及び第二の２つのプログラムカウンタと、割
込要求を出力し、さらに該割込要求に対する割込応答に
基づいて入出力ポートに受信するアドレスデータと前記
第一のプログラムカウンタのデータを選択的に前記第二
のプログラムカウンタにロードするアドレス選択回路と
を備えることを特徴とするシングルチップマイクロコン
ピュータ。