JPH0239571A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0239571A JPH0239571A JP63190796A JP19079688A JPH0239571A JP H0239571 A JPH0239571 A JP H0239571A JP 63190796 A JP63190796 A JP 63190796A JP 19079688 A JP19079688 A JP 19079688A JP H0239571 A JPH0239571 A JP H0239571A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- thin film
- tpt
- poly
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラインセンサーの駆動回路、アクティブマトリ
ックス型ＬＣＤ駆動回路等に使用される薄膜トランジス
タ（以下、ＴＰＴという）に関する。
ックス型ＬＣＤ駆動回路等に使用される薄膜トランジス
タ（以下、ＴＰＴという）に関する。
現在ＯＡ （オフィースオートメーション）機器の軽薄
短小化が急速に進んでいる。例えばファクシミリの送信
側装置として重要な画像読取装置は縮小光学系と単結晶
Ｓｉを用いたＣＣＤ （電荷結合素子）の組合せにより
小型化が進んだ。
短小化が急速に進んでいる。例えばファクシミリの送信
側装置として重要な画像読取装置は縮小光学系と単結晶
Ｓｉを用いたＣＣＤ （電荷結合素子）の組合せにより
小型化が進んだ。
そして最近ではこの縮小光学系の不要な等倍センサーが
主流となって来た。この等倍センサーのセンサーアレイ
の光導電層にはａ −３ｉ ： Ｈ等が用いられており
、絶縁基板上に形成されている。
主流となって来た。この等倍センサーのセンサーアレイ
の光導電層にはａ −３ｉ ： Ｈ等が用いられており
、絶縁基板上に形成されている。
そしてセンサーアレイからの信号を読み取る回路の実装
方法としては、外付のＬＳＩを用いる方法と、センサー
アレイトと同一基板上にＴＰＴを作り込む方法とがある
。デバイスの小型化という点を考慮すれば、前者よりも
後者の方法がはるかに有利である。ＴＰＴのチャンネル
が形成される活性層の材料としてはａ−Ｓｉやρｏｌｙ
−Ｓｉが用いられており、高速スイッチング速度が要求
される場合にはａ−３ｉよりもキャリア移動度の大きい
ｐｏｌｙ−５Ｌが用いられている。
方法としては、外付のＬＳＩを用いる方法と、センサー
アレイトと同一基板上にＴＰＴを作り込む方法とがある
。デバイスの小型化という点を考慮すれば、前者よりも
後者の方法がはるかに有利である。ＴＰＴのチャンネル
が形成される活性層の材料としてはａ−Ｓｉやρｏｌｙ
−Ｓｉが用いられており、高速スイッチング速度が要求
される場合にはａ−３ｉよりもキャリア移動度の大きい
ｐｏｌｙ−５Ｌが用いられている。
別の例としてＬＣＤ （液晶デイスプレィ）についても
同様のことがいえる。すなわち単純マトリックスデイス
プレィを外付ＬＳＩで駆動する場合に比べて、ＴＰＴを
組み込んだアクティブマトリックスデイスプレィの方が
画面サイズが同一の場合には、後者の方がデバイスサイ
ズははるかに小さくなり、また表示品位も上である。
同様のことがいえる。すなわち単純マトリックスデイス
プレィを外付ＬＳＩで駆動する場合に比べて、ＴＰＴを
組み込んだアクティブマトリックスデイスプレィの方が
画面サイズが同一の場合には、後者の方がデバイスサイ
ズははるかに小さくなり、また表示品位も上である。
ここで、これら等倍センサー、ＬＣＤ駆動回路に従来か
ら使用されているＴＰＴの一例を第２図に示す。この第
２図におけるＴＰＴは絶縁基板１上に活性層５、ゲート
絶縁膜４、ゲート電極６、ソース２、ドレイン３を形成
した後、層間絶縁膜７を堆積し、そして眉間絶縁膜７に
コンタクトホールを開けた後、金属電極配線８を作製し
てなるものである。
ら使用されているＴＰＴの一例を第２図に示す。この第
２図におけるＴＰＴは絶縁基板１上に活性層５、ゲート
絶縁膜４、ゲート電極６、ソース２、ドレイン３を形成
した後、層間絶縁膜７を堆積し、そして眉間絶縁膜７に
コンタクトホールを開けた後、金属電極配線８を作製し
てなるものである。
このようなＴＦＴにおいて、活性層にＬＰＣＶＤ法によ
り堆積したｐｏｌｙ−Ｓｉ薄膜を用いた場合、このｐｏ
ｌｙ−Ｓｉは導電型がｎ−のためＮチャンネルトランジ
スタを作製した場合にデプレッション駆動タイプになる
。一方、Ｐチャンネルトランジスタはエンハンスメント
駆動する。そのため、このままＰチャンネルトランジス
タと組合せてＣＭＯＳシフトレジスタを構成した場合、
前述した様にＮチャンネルトランジスタのオン、オフ電
流値の比が小さいので、シフトレジスタの駆動周波数が
低い、消費電流が大きい等の問題が生じていた。
り堆積したｐｏｌｙ−Ｓｉ薄膜を用いた場合、このｐｏ
ｌｙ−Ｓｉは導電型がｎ−のためＮチャンネルトランジ
スタを作製した場合にデプレッション駆動タイプになる
。一方、Ｐチャンネルトランジスタはエンハンスメント
駆動する。そのため、このままＰチャンネルトランジス
タと組合せてＣＭＯＳシフトレジスタを構成した場合、
前述した様にＮチャンネルトランジスタのオン、オフ電
流値の比が小さいので、シフトレジスタの駆動周波数が
低い、消費電流が大きい等の問題が生じていた。
従来こうした問題を解決するために、Ｎチャンネルトラ
ンジスタの活性層にボロンをイオンインプランテーショ
ン法により注入して活性層の導電型をｎ−からｐ−にか
え、エンハンスメント駆動を実現していた。しかしなが
ら、この方法は装置コストが高い、スループットが低い
等の問題をかかえている。
ンジスタの活性層にボロンをイオンインプランテーショ
ン法により注入して活性層の導電型をｎ−からｐ−にか
え、エンハンスメント駆動を実現していた。しかしなが
ら、この方法は装置コストが高い、スループットが低い
等の問題をかかえている。
本発明はＬＰＶＣＤ法により堆積したｐｏｌｙ−Ｓｉ
を用いる場合に、ｎ−の導電型のためデプレッション駆
動するＮチャンネルトランジスタの該ｐｏ１ｙ−Ｓｉを
ノンドープのままでエンハンスメント駆動をするように
し、このＮチャンネルトランジスタを組み込んでＣＭＯ
Ｓシフトレジスタを構成した場合、オン、オフ電流値の
比を高め、シフトレジスタの駆動周波数を高めるととも
に消費電流を小さくし得るＴＰＴを提供することを目的
とするものである。
を用いる場合に、ｎ−の導電型のためデプレッション駆
動するＮチャンネルトランジスタの該ｐｏ１ｙ−Ｓｉを
ノンドープのままでエンハンスメント駆動をするように
し、このＮチャンネルトランジスタを組み込んでＣＭＯ
Ｓシフトレジスタを構成した場合、オン、オフ電流値の
比を高め、シフトレジスタの駆動周波数を高めるととも
に消費電流を小さくし得るＴＰＴを提供することを目的
とするものである。
本発明は絶縁基板上に作製した薄膜トランジスタにおい
て、薄膜トランジスタのチャンネルを形成する活性層が
ノンドープのｐｏｌｙ−Ｓｉであり、かつＮチャンネル
トランジスタのしきい値電圧が２Ｖ以上、Ｐチャンネル
トランジスタのしきい値電圧が−５Ｖ以下であることを
特徴とするものである。
て、薄膜トランジスタのチャンネルを形成する活性層が
ノンドープのｐｏｌｙ−Ｓｉであり、かつＮチャンネル
トランジスタのしきい値電圧が２Ｖ以上、Ｐチャンネル
トランジスタのしきい値電圧が−５Ｖ以下であることを
特徴とするものである。
このような本発明は、Ｎチャネルトランジスタのしきい
値電圧が２Ｖ以上、Ｐチャネルトランジスタのしきい値
電圧が−５Ｖ以下であれば。
値電圧が２Ｖ以上、Ｐチャネルトランジスタのしきい値
電圧が−５Ｖ以下であれば。
ＮチャネルおよびＰチャネルを構成するｐｏｌｙ−３Ｌ
活性層がチャンネルドーピングされておらず、ｎ−の導
電型のままでもエンハンスメント駆動することを知見し
たことに基づいて完成されたものである。
活性層がチャンネルドーピングされておらず、ｎ−の導
電型のままでもエンハンスメント駆動することを知見し
たことに基づいて完成されたものである。
本発明において、Ｎチャンネルトランジスタのしきい値
電圧が２Ｖ未満、あるいはＰチャンネルトランジスタの
しきい値電圧が−５Ｖを越えると、Ｎチャンネル、Ｐチ
ャンネルトランジスタのバランスがくずれ、正常なＣＭ
Ｏ３動作をしなくなる。
電圧が２Ｖ未満、あるいはＰチャンネルトランジスタの
しきい値電圧が−５Ｖを越えると、Ｎチャンネル、Ｐチ
ャンネルトランジスタのバランスがくずれ、正常なＣＭ
Ｏ３動作をしなくなる。
なお、トランジスタのしきい値電圧ｖｔｈはｖ”ｒ’Ｄ
−Ｖｇ （Ｉ。ニドレイン電流、ｖｇ：ゲート電圧）の
カーブを測定し、直線部分とＶｇ軸との交点から求める
ことができる。
−Ｖｇ （Ｉ。ニドレイン電流、ｖｇ：ゲート電圧）の
カーブを測定し、直線部分とＶｇ軸との交点から求める
ことができる。
また、各チャンネルのトランジスタのおけるしきい値電
圧を所望値にするにはトランジスタの製造プロセス条件
を限定することにより、容易にコントロールすることが
できる。
圧を所望値にするにはトランジスタの製造プロセス条件
を限定することにより、容易にコントロールすることが
できる。
ここで、本発明に係るＴＰＴを作製する場合の一例を第
１図に示した工程図に基づいて説明する。
１図に示した工程図に基づいて説明する。
（１）表面を十分に研磨した透明石英ガラス（５゜ｍｍ
Ｘ２５０ｍｍＸ１．６ｍｍｔ） ９を十分に洗浄した後
、活性層となるノンドープのｐｏｌｙ−Ｓｉ薄膜を１７
００人の厚さでＬＰＣＶＤ法により透明石英ガラス上に
製膜する。条件は以下の通りである。
Ｘ２５０ｍｍＸ１．６ｍｍｔ） ９を十分に洗浄した後
、活性層となるノンドープのｐｏｌｙ−Ｓｉ薄膜を１７
００人の厚さでＬＰＣＶＤ法により透明石英ガラス上に
製膜する。条件は以下の通りである。
基板温度 ６２９℃
ＳｉＨ，流量 １４５ ＳＣＣＭ圧力
０．１３ Ｔｏｒｒ （２） ｐｏｌｙ−３Ｌ活性層１０をパターニングに
より形成する（第１図（ａ）参照）。
０．１３ Ｔｏｒｒ （２） ｐｏｌｙ−３Ｌ活性層１０をパターニングに
より形成する（第１図（ａ）参照）。
（３） ｐｏｌｙ−３ｉ活性層を熱酸化し、１３００
人の厚さのゲート絶縁膜１１を形成する。酸化条件は以
下の通りである。
人の厚さのゲート絶縁膜１１を形成する。酸化条件は以
下の通りである。
挿入・とり出し温度 ６００℃熱酸化温度
１０５０℃昇温速度 ３℃／＋ｎ１ｎ （４） ｐｏｌｙ−Ｓｉゲート電極１２をＬＰＣＶＤ
法により約４０００人の厚さで堆積する。
１０５０℃昇温速度 ３℃／＋ｎ１ｎ （４） ｐｏｌｙ−Ｓｉゲート電極１２をＬＰＣＶＤ
法により約４０００人の厚さで堆積する。
（５） ｐｏｌｙ−３ｉゲート電極上にＰＳＧ膜を塗
布法により形成し、熱拡散（１０００℃、３０分）によ
りｐｏｌｙ−Ｓｉゲート電極を低抵抗化する。その後拡
散源となったＰＳＧ膜を除去する。
布法により形成し、熱拡散（１０００℃、３０分）によ
りｐｏｌｙ−Ｓｉゲート電極を低抵抗化する。その後拡
散源となったＰＳＧ膜を除去する。
（６） ｐｏｌｙ−３ｉゲート電極１２およびゲート
絶縁膜１１を所定のチャンネル長でパターニングする（
第１図（ｂ）参照）。
絶縁膜１１を所定のチャンネル長でパターニングする（
第１図（ｂ）参照）。
（７） ＰＳＧ （ＮチャンネルＴＰＴ作農の場合）
膜あるいはＢＳＧ（ＰチャンネルＴＰＴ作製の場合）膜
を塗布法により堆積後、熱拡散により、ソース１３、ド
レイン１４領域をセルファラインで形成後、拡散源とな
ったＰＳＧ膜あるいはＢＳＧ膜を除去する（第１図（ｃ
）参照）。
膜あるいはＢＳＧ（ＰチャンネルＴＰＴ作製の場合）膜
を塗布法により堆積後、熱拡散により、ソース１３、ド
レイン１４領域をセルファラインで形成後、拡散源とな
ったＰＳＧ膜あるいはＢＳＧ膜を除去する（第１図（ｃ
）参照）。
（８） ＬＰＣＶＤ法によりＰＳＧ膜１５を１μｍの
厚さで堆積し、層間絶縁膜とする（第１図（ｄ）参照）
。
厚さで堆積し、層間絶縁膜とする（第１図（ｄ）参照）
。
製膜条件は以下の通りである。
基板温度 ４３０℃ＳｉＨ４流量
８８ ＳＣＣＭＯ，２００ ＰＨ，８ 圧力 ０．２０ Ｔｏｒｒ （９） コンタクトホール１６をあけ、ソース、ドレ
インからＡＩ２電極配線１７を取り出す（第１図（ｅ）
参照）。
８８ ＳＣＣＭＯ，２００ ＰＨ，８ 圧力 ０．２０ Ｔｏｒｒ （９） コンタクトホール１６をあけ、ソース、ドレ
インからＡＩ２電極配線１７を取り出す（第１図（ｅ）
参照）。
（１０） プラズマ水素処理を行なう。
条件は以下の通りである。
基板温度 ３５０℃Ｈ２流ｔ
１００ ＳＣＣＭ圧力 ＣＯ
Ｔｏｒｒ ＲＦパワー ２４０１ （１３，５６
ＭＨｚ）時 間 ３５
ｍｉｎ上記したプロセスにより作製したＴＰＴの活性層
をホールモビリティ−測定したところ、導電型はｎ−で
あった。また、しきい値電圧を測定したところ、Ｎチャ
ンネルは２Ｖ、Ｐチャンネルは−５Ｖであった。さらに
、これらのＮチャンネルＴＰＴとＰチャンネルＴＰＴを
組合せてＣＭＯ３を作り、シフトレジスタを構成したと
ころ、最高駆動周波数は２ ＭＨｚ以上であった。
１００ ＳＣＣＭ圧力 ＣＯ
Ｔｏｒｒ ＲＦパワー ２４０１ （１３，５６
ＭＨｚ）時 間 ３５
ｍｉｎ上記したプロセスにより作製したＴＰＴの活性層
をホールモビリティ−測定したところ、導電型はｎ−で
あった。また、しきい値電圧を測定したところ、Ｎチャ
ンネルは２Ｖ、Ｐチャンネルは−５Ｖであった。さらに
、これらのＮチャンネルＴＰＴとＰチャンネルＴＰＴを
組合せてＣＭＯ３を作り、シフトレジスタを構成したと
ころ、最高駆動周波数は２ ＭＨｚ以上であった。
以上のように本発明は、絶縁基板上に作製したＮチャン
ネルＴＰＴのしきい値電圧を２Ｖ以上、ＰチャンネルＴ
ＰＴのしきい値電圧を−５Ｖ以下としているため、チャ
ンネルを形成する活性層がノンドープのｐｏｌｙ−Ｓｉ
であるｎ−の導電型を有していても、エンハンスメント
駆動し、従ってこれらＮチャンネルＴＰＴとＰチャンネ
ルＴＰＴを組合わせてＣＭＯＳシフトレジスタを構成し
た場合駆動周波数が高く、消費電流を小さくすることが
できる。
ネルＴＰＴのしきい値電圧を２Ｖ以上、ＰチャンネルＴ
ＰＴのしきい値電圧を−５Ｖ以下としているため、チャ
ンネルを形成する活性層がノンドープのｐｏｌｙ−Ｓｉ
であるｎ−の導電型を有していても、エンハンスメント
駆動し、従ってこれらＮチャンネルＴＰＴとＰチャンネ
ルＴＰＴを組合わせてＣＭＯＳシフトレジスタを構成し
た場合駆動周波数が高く、消費電流を小さくすることが
できる。
第１図は本発明に係るＴＰＴを作製する場合の一例を示
す工程説明図である。 第２図は従来のＴＰＴの断面図である。 １・・・絶縁基板 ２，１３・・・ソース
３．１４・・・ドレイン ４，１１・・・ゲ
ート絶縁膜５・・・活性層 ６・・・ゲ
ート電極７．１６・・・コンタクトホール ８・・・金
属電極配線９・・・透明石英ガラス １０・・・ノンドープｐｏｌｙ−Ｓｉ活性層１２・・ｐ
ｏｌｙ−３ｉゲート電極 １５・・・ＰＳＧ膜 １７・・・ＡＱ電
極配線特許出願人株式会社リコー外１名 第２図
す工程説明図である。 第２図は従来のＴＰＴの断面図である。 １・・・絶縁基板 ２，１３・・・ソース
３．１４・・・ドレイン ４，１１・・・ゲ
ート絶縁膜５・・・活性層 ６・・・ゲ
ート電極７．１６・・・コンタクトホール ８・・・金
属電極配線９・・・透明石英ガラス １０・・・ノンドープｐｏｌｙ−Ｓｉ活性層１２・・ｐ
ｏｌｙ−３ｉゲート電極 １５・・・ＰＳＧ膜 １７・・・ＡＱ電
極配線特許出願人株式会社リコー外１名 第２図
Claims (1)
- １、絶縁基板上に作製した薄膜トランジスタにおいて、
薄膜トランジスタのチャンネルを形成する活性層がノン
ドープのｐｏｌｙ−Ｓｉであり、かつＮチャンネルトラ
ンジスタのしきい値電圧が２Ｖ以上、Ｐチャンネルトラ
ンジスタのしきい値電圧が−５Ｖ以下であることを特徴
とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190796A JPH0239571A (ja) | 1988-07-29 | 1988-07-29 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190796A JPH0239571A (ja) | 1988-07-29 | 1988-07-29 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239571A true JPH0239571A (ja) | 1990-02-08 |
Family
ID=16263886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190796A Pending JPH0239571A (ja) | 1988-07-29 | 1988-07-29 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60187642A (ja) * | 1984-03-05 | 1985-09-25 | Tanaka Kikinzoku Kogyo Kk | 摺動接点材料 |
| US5182584A (en) * | 1989-11-29 | 1993-01-26 | Mita Industrial Co., Ltd. | Multicolor developing device with improved movable frame arrangement |
-
1988
- 1988-07-29 JP JP63190796A patent/JPH0239571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60187642A (ja) * | 1984-03-05 | 1985-09-25 | Tanaka Kikinzoku Kogyo Kk | 摺動接点材料 |
| US5182584A (en) * | 1989-11-29 | 1993-01-26 | Mita Industrial Co., Ltd. | Multicolor developing device with improved movable frame arrangement |
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