JPH0223624A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0223624A JPH0223624A JP63174044A JP17404488A JPH0223624A JP H0223624 A JPH0223624 A JP H0223624A JP 63174044 A JP63174044 A JP 63174044A JP 17404488 A JP17404488 A JP 17404488A JP H0223624 A JPH0223624 A JP H0223624A
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- JP
- Japan
- Prior art keywords
- poly
- active layer
- film
- thin film
- tft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Shift Register Type Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラインセンサーの駆動回路、アクティブマトリ
ックス型ＬＣＤ駆動回路等に使用される薄膜トランジス
タ（以下、ＴＦＴという）に関する。
ックス型ＬＣＤ駆動回路等に使用される薄膜トランジス
タ（以下、ＴＦＴという）に関する。
現在ＯＡ （オフィースオートメーション）機器の軽薄
短小化が急速に進んでいる。例えばファクシミリの送信
側装置として重要な画像読取装置は縮小光学系と単結晶
Ｓｉを用いたＣＣＯ（電荷結合素子）の組合せにより小
型化が進んだ。
短小化が急速に進んでいる。例えばファクシミリの送信
側装置として重要な画像読取装置は縮小光学系と単結晶
Ｓｉを用いたＣＣＯ（電荷結合素子）の組合せにより小
型化が進んだ。
そして最近ではこの縮小光学系の不要な等倍センサーが
主流となって来た。この等倍センサーのセンサーアレイ
の光導電層にはａ −Ｓｉ ： ｌ（等が用いられてお
り、絶縁基板上に形成されている。
主流となって来た。この等倍センサーのセンサーアレイ
の光導電層にはａ −Ｓｉ ： ｌ（等が用いられてお
り、絶縁基板上に形成されている。
そしてセンサーアレイからの信号を読み取る回路の実装
方法としては、外付のＬＬＳＩを用いる方法と、センサ
ーアレイトと同一基板上にＴＦＴを作り込む方法とがあ
る。デバイスの小型化という点を考慮すれば、前者より
も後者の方法がはるかに有利である。ＴＦＴのチャンネ
ルが形成される活性層の材料としてはａ−Ｓｉやｐｏｌ
ｙ−Ｓｉが用いられており、高速スイッチング速度が要
求される場合にはａ−Ｓｉよりもキャリア移動度の大き
いｐｏｌｙ−５ｉが用いられている。
方法としては、外付のＬＬＳＩを用いる方法と、センサ
ーアレイトと同一基板上にＴＦＴを作り込む方法とがあ
る。デバイスの小型化という点を考慮すれば、前者より
も後者の方法がはるかに有利である。ＴＦＴのチャンネ
ルが形成される活性層の材料としてはａ−Ｓｉやｐｏｌ
ｙ−Ｓｉが用いられており、高速スイッチング速度が要
求される場合にはａ−Ｓｉよりもキャリア移動度の大き
いｐｏｌｙ−５ｉが用いられている。
別の例としてＬＣＤ （液晶デイスプレィ）についても
同様のことがいえる。すなわち単純マトリックスデイス
プレィを外付ＬＳＩで駆動する場合に比べて、ＴＦＴを
組み込んだアクティブマトリックスデイスプレィの方が
画面サイズが同一の場合には、後者の方がデバイスサイ
ズははるかに小さくなり、また表示品位も上である。
同様のことがいえる。すなわち単純マトリックスデイス
プレィを外付ＬＳＩで駆動する場合に比べて、ＴＦＴを
組み込んだアクティブマトリックスデイスプレィの方が
画面サイズが同一の場合には、後者の方がデバイスサイ
ズははるかに小さくなり、また表示品位も上である。
ここで、これら等倍センサー、ＬＣＤ駆動回路に従来か
ら使用されているＴＦＴの一例を第１図に示す。この第
１図におけるＴＦＴは絶縁基板１上に活性層５、ゲート
絶縁膜４、ゲート電極６、ソース２、ドレイン３を形成
した後、眉間絶縁膜７を堆積し、そして層間絶縁膜７に
コンタクトホールを開けた後、金属電極配線８を作製し
てなるものである。
ら使用されているＴＦＴの一例を第１図に示す。この第
１図におけるＴＦＴは絶縁基板１上に活性層５、ゲート
絶縁膜４、ゲート電極６、ソース２、ドレイン３を形成
した後、眉間絶縁膜７を堆積し、そして層間絶縁膜７に
コンタクトホールを開けた後、金属電極配線８を作製し
てなるものである。
このようなＴＦＴにおいて、活性層にＬＰＣＶＤ法によ
り堆積したｐｏｌｙ−Ｓｉ薄膜を用いた場合、このｐｏ
ｌｙ−８ｉは導電型がｎ−のためＮチャンネルトランジ
スタを作製した場合にデプレッション駆動タイプになる
。一方、Ｐチャンネルトランジスタはエンハンスメント
駆動する。そのため、このままＰチャンネルトランジス
タと組合せてＣＭＯＳシフトレジスタを構成した場合、
前述した様にＮチャンネルトランジスタのオン、オフ電
流値の比が小さいので、シフトレジスタの駆動周波数が
低い、消費電流が大きい等の問題が生じていた。
り堆積したｐｏｌｙ−Ｓｉ薄膜を用いた場合、このｐｏ
ｌｙ−８ｉは導電型がｎ−のためＮチャンネルトランジ
スタを作製した場合にデプレッション駆動タイプになる
。一方、Ｐチャンネルトランジスタはエンハンスメント
駆動する。そのため、このままＰチャンネルトランジス
タと組合せてＣＭＯＳシフトレジスタを構成した場合、
前述した様にＮチャンネルトランジスタのオン、オフ電
流値の比が小さいので、シフトレジスタの駆動周波数が
低い、消費電流が大きい等の問題が生じていた。
従来こうした問題を解決するために、Ｎチャンネルトラ
ンジスタの活性層にボロンをイオンインプランテーショ
ン法により注入して活性層の導電型をｎ−からｐ−にか
え、エンハンスメント駆動を実現していた。しかしなが
ら、この方法は装置コストが高い、スループットが低い
等の問題をかかえている。
ンジスタの活性層にボロンをイオンインプランテーショ
ン法により注入して活性層の導電型をｎ−からｐ−にか
え、エンハンスメント駆動を実現していた。しかしなが
ら、この方法は装置コストが高い、スループットが低い
等の問題をかかえている。
本発明はＬＰＶＣＤ法により堆積したｐｏｌｙ−Ｓｉを
用いる場合に、ｎ−の導電型のためデプレッション駆動
するＮチャンネルトランジスタの該ｐｏｌｙ−Ｓｉを簡
単な構成により、導電型をｎ−からｐ−にかえ、エンハ
ンスメント駆動をするようにし、このＮチャンネルトラ
ンジスタを組み込んでＣＭＯＳシフトレジスタを構成し
た場合、オン、オフ電流値の比を高め、シフトレジスタ
の駆動周波数を高めるとともに消費電流を小さくし得る
ＴＦＴを提供することを目的とするものである。
用いる場合に、ｎ−の導電型のためデプレッション駆動
するＮチャンネルトランジスタの該ｐｏｌｙ−Ｓｉを簡
単な構成により、導電型をｎ−からｐ−にかえ、エンハ
ンスメント駆動をするようにし、このＮチャンネルトラ
ンジスタを組み込んでＣＭＯＳシフトレジスタを構成し
た場合、オン、オフ電流値の比を高め、シフトレジスタ
の駆動周波数を高めるとともに消費電流を小さくし得る
ＴＦＴを提供することを目的とするものである。
本発明は絶縁基板上に作製したＮチャンネル薄膜トラン
ジスタにおいて、上記薄膜トランジスタのチャンネルを
形成する活性層がｐｏｌｙ−Ｓｉ薄膜であり、かつ前記
絶縁基板と活性層との間にＢＳＧ膜を設け、ＴＦＴ作製
工程の加熱工程でこのＢＳＧ膜中のボロンがｐｏｌｙ−
Ｓｉ活性層中に熱拡散していることを特徴とするもので
ある。
ジスタにおいて、上記薄膜トランジスタのチャンネルを
形成する活性層がｐｏｌｙ−Ｓｉ薄膜であり、かつ前記
絶縁基板と活性層との間にＢＳＧ膜を設け、ＴＦＴ作製
工程の加熱工程でこのＢＳＧ膜中のボロンがｐｏｌｙ−
Ｓｉ活性層中に熱拡散していることを特徴とするもので
ある。
以下本発明の一実施例を示す第２図に従って本発明を具
体的に説明する。第２図はエンハンスメントタイプのＮ
チャンネルトランジスタを作製する場合の工程の一部分
である。
体的に説明する。第２図はエンハンスメントタイプのＮ
チャンネルトランジスタを作製する場合の工程の一部分
である。
第２図（ａ）において、絶縁基板９上にＢＳＧ膜１０を
形成する。ＢＳＧ膜はＬＰＣＶＤ法、塗布法等によって
堆積する事ができる。このＢＳＧ膜上にｐｏｌｙ−Ｓｉ
薄膜を堆積し、パターニングによりｐｏｌｙ−Ｓｉ活性
層１１を形成する。ｐｏｌｙ−ＳｉはＬＰＣＶＤ法、ス
パッタ法等によって製膜する。
形成する。ＢＳＧ膜はＬＰＣＶＤ法、塗布法等によって
堆積する事ができる。このＢＳＧ膜上にｐｏｌｙ−Ｓｉ
薄膜を堆積し、パターニングによりｐｏｌｙ−Ｓｉ活性
層１１を形成する。ｐｏｌｙ−ＳｉはＬＰＣＶＤ法、ス
パッタ法等によって製膜する。
次に第２図（ｂ）において、上記ｐｏｌｙ−Ｓｉ活性層
を熱酸化することにより熱酸化膜１２を形成する。この
酸化膜は後にゲート絶縁膜として用いられる。熱酸化プ
ロセスは通常１０００℃の温度で行なわれるので、ＢＳ
Ｇ膜中のボロンがｐｏｌｙ−Ｓｉ活性層中に熱拡散して
、ｐ −ｐｏｌｙ−５ｉ活性層１３が形成される。
を熱酸化することにより熱酸化膜１２を形成する。この
酸化膜は後にゲート絶縁膜として用いられる。熱酸化プ
ロセスは通常１０００℃の温度で行なわれるので、ＢＳ
Ｇ膜中のボロンがｐｏｌｙ−Ｓｉ活性層中に熱拡散して
、ｐ −ｐｏｌｙ−５ｉ活性層１３が形成される。
この後は通常のプロセスによりソース、ドレイン領域、
ゲート電極、コンタクト電極等を形成し、Ｎチャンネル
ＴＦＴを作製する。こうしてできたＮチャンネルＴＦＴ
は、活性層がｐ−のため、エンハスメントタイプの動作
をする。
ゲート電極、コンタクト電極等を形成し、Ｎチャンネル
ＴＦＴを作製する。こうしてできたＮチャンネルＴＦＴ
は、活性層がｐ−のため、エンハスメントタイプの動作
をする。
このようなＴＦＴの作製例を第３図に従って説明する。
（１） 表面を十分に研磨した透明石英ガラス１４を
十分に洗浄した後、ＬＰＣＶＤ法によりＢＳＧ膜を５０
０人の厚さで堆積する。堆積条件は以下の通りである。
十分に洗浄した後、ＬＰＣＶＤ法によりＢＳＧ膜を５０
０人の厚さで堆積する。堆積条件は以下の通りである。
基板温度 ４３０℃
ＳｉＨ４流量 ８８ ＳＣＣＭ０２〃
２００〃 Ｂ２１． ｎ ５ ｎ圧力
０．２０ Ｔｏｒｒ （２）ＮチャンネルＴＦＴの活性層となるべき部分にの
みＢＳＧ膜１５が残るようにパターニングする（第３図
（ａ）参照）。
２００〃 Ｂ２１． ｎ ５ ｎ圧力
０．２０ Ｔｏｒｒ （２）ＮチャンネルＴＦＴの活性層となるべき部分にの
みＢＳＧ膜１５が残るようにパターニングする（第３図
（ａ）参照）。
（３） ｐｏｌｙ−Ｓｉ薄膜を（１７００人の厚さで
） ＬＰＣＶＤ法により製膜する。条件は以下の通りで
ある。
） ＬＰＣＶＤ法により製膜する。条件は以下の通りで
ある。
基板温度 ６２９℃
ＳｉＨ４流量 １４５ ＳＣＣＭ圧力
０．１３ Ｔｏｒｒ （４）ＮチャンネルＴＦＴのｐｏｌｙ−Ｓｉ活性層１６
およびＰチャンネルＴＦＴのｐｏｌｙ−Ｓｉ活性層１７
をパターニングする（第３図（ｂ）参照）。
０．１３ Ｔｏｒｒ （４）ＮチャンネルＴＦＴのｐｏｌｙ−Ｓｉ活性層１６
およびＰチャンネルＴＦＴのｐｏｌｙ−Ｓｉ活性層１７
をパターニングする（第３図（ｂ）参照）。
（５） ｐｏｌｙ−Ｓｉ活性層を熱酸化し、１４００
人の厚さの熱酸化膜１８を形成する。酸化条件は以下の
通りである。
人の厚さの熱酸化膜１８を形成する。酸化条件は以下の
通りである。
挿入・とり出し温度 ６００℃熱酸化温度
１０５０℃昇温速度 ３℃／ｍｉｎ このとき、ＮチャンネルＴＦＴの活性層中に、下層のＢ
ＳＧ膜中のボロンが熱拡散し、ｐ−ｐｏ’１ｙ−Ｓｉ活
性層１９となる（第３図（Ｃ）参照）。
１０５０℃昇温速度 ３℃／ｍｉｎ このとき、ＮチャンネルＴＦＴの活性層中に、下層のＢ
ＳＧ膜中のボロンが熱拡散し、ｐ−ｐｏ’１ｙ−Ｓｉ活
性層１９となる（第３図（Ｃ）参照）。
（６） ｐｏｌｙ−Ｓｉゲート電極をＬＰＣＶＤ法に
より４０００人の厚さで堆積する。
より４０００人の厚さで堆積する。
（７） ｐｏｌｙ−Ｓｉゲート電極上にＰＳＧ膜を塗
布法により形成し、熱拡散によりｐｏｌｙ−Ｓｉゲート
電極を低抵抗化する。その後拡散源となったｐｓＧ膜を
除去する。
布法により形成し、熱拡散によりｐｏｌｙ−Ｓｉゲート
電極を低抵抗化する。その後拡散源となったｐｓＧ膜を
除去する。
（８） ｎ ｐｏｌｙ−Ｓｉゲート電極２０およびゲ
ート絶縁膜２１を所定のチャンネル長でパターニングす
る（第３図（ｄ）参照）。
ート絶縁膜２１を所定のチャンネル長でパターニングす
る（第３図（ｄ）参照）。
（９） ＰＳＧ （ＮチャンネルＴＦＴ作製の場合）
膜あるいはＢＳＧ（ＰチャンネルＴＦＴ作製の場合）膜
を塗布法により堆積後、熱拡散により、ソース２２、ド
レイン２３をセルファラインで形成後、拡散源となった
ＰＳＧ膜あるいはＢＳＧ膜を除去する（第３図（ｅ）参
照）。
膜あるいはＢＳＧ（ＰチャンネルＴＦＴ作製の場合）膜
を塗布法により堆積後、熱拡散により、ソース２２、ド
レイン２３をセルファラインで形成後、拡散源となった
ＰＳＧ膜あるいはＢＳＧ膜を除去する（第３図（ｅ）参
照）。
（１０）熱酸化により薄い酸化膜２４（〜２００人）を
形成する。酸化温度は９２５℃である（第３図（ｆ）参
照）。
形成する。酸化温度は９２５℃である（第３図（ｆ）参
照）。
（１１） ＬＰＣＶＤ法によりＰＳＧ膜２５を６，００
０μｍの厚さで堆積し眉間絶縁膜とする（第３図（ｇ）
参照）。
０μｍの厚さで堆積し眉間絶縁膜とする（第３図（ｇ）
参照）。
製膜条件は以下の通りである。
基板温度 ４３０°ＣＳｉＨ４流量
８８ ＳＣＣＭＯ□ ｕ
２００ ／’ＰＨ％＋
８＃ 圧力 ０．２０ Ｔｏｒｒ （１２）コンタクトホール２６をあけ、ソース、ドレイ
ンからＡＱ電極配線２７を取り出す（第３図（ｈ）参照
）。
８８ ＳＣＣＭＯ□ ｕ
２００ ／’ＰＨ％＋
８＃ 圧力 ０．２０ Ｔｏｒｒ （１２）コンタクトホール２６をあけ、ソース、ドレイ
ンからＡＱ電極配線２７を取り出す（第３図（ｈ）参照
）。
（１３）プラズマ水素処理を行なう。
条件は以下の通りである。
基板温度 ３５０℃Ｈ２流量
１００ ＳＣＣＭ圧力 １．０
Ｔｏｒｒ ＲＦ Ｐｏｗｅｒ ２４０１ｊ （
１３，５６ＭＨｚ）時 間
３５ ｍｉｎ以上述べたプロセスにより作製した
ＣＭＯ８でシフトレジスタを構成したところ、最高駆動
周波数は２ ＭＨｚ以上で消費電流も十分に小さかった
。
１００ ＳＣＣＭ圧力 １．０
Ｔｏｒｒ ＲＦ Ｐｏｗｅｒ ２４０１ｊ （
１３，５６ＭＨｚ）時 間
３５ ｍｉｎ以上述べたプロセスにより作製した
ＣＭＯ８でシフトレジスタを構成したところ、最高駆動
周波数は２ ＭＨｚ以上で消費電流も十分に小さかった
。
以上のような本発明では、ＮチャンネルＴＦＴにおける
ｐｏｌｙ−Ｓｉ活性層と絶縁基間にＢＳＧ膜を設け、Ｔ
ＦＴ作製工程中の加熱工程でこのＢＳＧ膜中のボロンが
ｐｏｌｙ−Ｓｉ活性層中に熱拡散するため、導電型がｎ
−からｐ−になり、エンハンストメント駆動をするＴＦ
Ｔが簡単な構成により得られる。
ｐｏｌｙ−Ｓｉ活性層と絶縁基間にＢＳＧ膜を設け、Ｔ
ＦＴ作製工程中の加熱工程でこのＢＳＧ膜中のボロンが
ｐｏｌｙ−Ｓｉ活性層中に熱拡散するため、導電型がｎ
−からｐ−になり、エンハンストメント駆動をするＴＦ
Ｔが簡単な構成により得られる。
従って、このＮチャンネルトランジスタを組み込んでＣ
ＭＯＳシフトレジスタを構成した場合、オン、オフ電流
値の比が高くなり、シフトレジスタの駆動周波数が高く
なり消費電流が小さくなるという効果を有する。
ＭＯＳシフトレジスタを構成した場合、オン、オフ電流
値の比が高くなり、シフトレジスタの駆動周波数が高く
なり消費電流が小さくなるという効果を有する。
第１図は従来のＴＦＴの一例を示す断面図である。
第２図は本発明ＴＦＴの作製工程の一部を示す説明図で
ある。 第３図は本発明ＴＦＴを作製する工程の一例を示す説明
図である。
ある。 第３図は本発明ＴＦＴを作製する工程の一例を示す説明
図である。
Claims (1)
- １、絶縁基板上に作製したＮチャンネル薄膜トランジス
タにおいて、上記薄膜トランジスタのチャンネルを形成
する活性層がｐｏｌｙ−Ｓｉ薄膜であり、かつ前記絶縁
基板と活性層との間にＢＳＧ（ボロンシリケートガラス
）膜を設け、ＴＦＴ作製工程の加熱工程でこのＢＳＧ膜
中のボロンがｐｏｌｙ−Ｓｉ活性層中に熱拡散している
ことを特徴とするＮチャンネル薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174044A JPH0223624A (ja) | 1988-07-12 | 1988-07-12 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174044A JPH0223624A (ja) | 1988-07-12 | 1988-07-12 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223624A true JPH0223624A (ja) | 1990-01-25 |
Family
ID=15971640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174044A Pending JPH0223624A (ja) | 1988-07-12 | 1988-07-12 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10227907B2 (en) | 2014-06-03 | 2019-03-12 | Faurecia Emissions Control Technologies, Usa, Llc | Mixer and doser cone assembly |
-
1988
- 1988-07-12 JP JP63174044A patent/JPH0223624A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10227907B2 (en) | 2014-06-03 | 2019-03-12 | Faurecia Emissions Control Technologies, Usa, Llc | Mixer and doser cone assembly |
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