JPH023959A - モノリシックマイクロ波集積回路 - Google Patents
モノリシックマイクロ波集積回路Info
- Publication number
- JPH023959A JPH023959A JP15307788A JP15307788A JPH023959A JP H023959 A JPH023959 A JP H023959A JP 15307788 A JP15307788 A JP 15307788A JP 15307788 A JP15307788 A JP 15307788A JP H023959 A JPH023959 A JP H023959A
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- JP
- Japan
- Prior art keywords
- inductor
- substrate
- bias circuit
- microwave
- film layer
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＵＨＦＨＦ上の超高周波帯で動作するモノ
リシックマイクロ波ｉ積回＃！Ｉ（以下ＭＭＩＣと略す
）に関するものである。
リシックマイクロ波ｉ積回＃！Ｉ（以下ＭＭＩＣと略す
）に関するものである。
第２図は一般に用いられるＭＭＩＣの等価回路図である
。この図において、１はＭＭＩＣ中に形成される能動回
路部である砒化ガリウム電界効果トランジスタ（以下Ｆ
Ｅ Ｔと略す） ２は前記ＦＥＴＩのドレイン端子、
３は前記ドレイン端子２に直流バイアスを印加するため
のバイアス回路部で、マイクロ波阻止用のインダクタ５
とキャパシタ６とからなり、インダクタ５のインダクタ
ンス値とキャパシタ６のキャパシタンス値とを各々所望
の値に設計することにより、バイアス電源端子７へのマ
イクロ波信号の漏洩を防止する。なお、４は前記バイア
ス回路部３とＦＥＴ１との間に設けたマイクロ波回路部
である。
。この図において、１はＭＭＩＣ中に形成される能動回
路部である砒化ガリウム電界効果トランジスタ（以下Ｆ
Ｅ Ｔと略す） ２は前記ＦＥＴＩのドレイン端子、
３は前記ドレイン端子２に直流バイアスを印加するため
のバイアス回路部で、マイクロ波阻止用のインダクタ５
とキャパシタ６とからなり、インダクタ５のインダクタ
ンス値とキャパシタ６のキャパシタンス値とを各々所望
の値に設計することにより、バイアス電源端子７へのマ
イクロ波信号の漏洩を防止する。なお、４は前記バイア
ス回路部３とＦＥＴ１との間に設けたマイクロ波回路部
である。
また、第３図は、第２図のバイアス回路部３をＭＭ Ｉ
Ｃに実現した場合の構造を示す表面パターンの平面図
である。この図において、第２図と同一符号は同一部分
を示し、８は金属ブリッジ、９は上地電極、１ｏは下地
電極、１１は絶縁膜である。
Ｃに実現した場合の構造を示す表面パターンの平面図
である。この図において、第２図と同一符号は同一部分
を示し、８は金属ブリッジ、９は上地電極、１ｏは下地
電極、１１は絶縁膜である。
すなわち、この構成では、半絶縁性砒化ガリウム基板上
に形成したループ状のインダクタ５と平行平板型のキャ
パシタ６とを電解メツキ法などにより作製した金属ブリ
ッジ８により電気的に接続している。
に形成したループ状のインダクタ５と平行平板型のキャ
パシタ６とを電解メツキ法などにより作製した金属ブリ
ッジ８により電気的に接続している。
上記のような従来のＭＭＩＣでは、マイク、両波阻止用
のインダクタ５のインダクタンス値とキャパシタ６のキ
ャパシタンス値を所望の値に制御することが困難であり
、所望の値が得られない場合には、マイクロ波が漏洩し
、バイアス回路部３で反射波が発生し、このためにＩＣ
の低反射化、低雑音化、高利得化が困難になるなどの問
題点があった。
のインダクタ５のインダクタンス値とキャパシタ６のキ
ャパシタンス値を所望の値に制御することが困難であり
、所望の値が得られない場合には、マイクロ波が漏洩し
、バイアス回路部３で反射波が発生し、このためにＩＣ
の低反射化、低雑音化、高利得化が困難になるなどの問
題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、マイクロ波が漏洩した場合においてもバイアス回
路部で反射波の発生しない低反射。
ので、マイクロ波が漏洩した場合においてもバイアス回
路部で反射波の発生しない低反射。
低雑音、高利得のモノリシックマイクロ波集積回路を１
与ることを目的とする。
与ることを目的とする。
この発明にかかるモノリシックマイクロ波Ｉｓ積回路は
、フェライト膜暦を形成した基板上に前記インダクタを
形成するか、または基板上にインダクタを形成し、この
上にフェライト膜層を形成し、これをキャパシタと接続
しバイアス回路部を構成したものである。
、フェライト膜暦を形成した基板上に前記インダクタを
形成するか、または基板上にインダクタを形成し、この
上にフェライト膜層を形成し、これをキャパシタと接続
しバイアス回路部を構成したものである。
この発明においては、インダクタの下または上のフェラ
イト膜層により、漏洩したマイクロ波が吸収される。
イト膜層により、漏洩したマイクロ波が吸収される。
第１図はこの発明の一実施例を示すＭＭＩＣのバイアス
回路部の平面図である。この図において、第３図と同一
符号は同一部分を示し、１２は基板−ヒに形成されたフ
ェライト膜層、１３は前記マイクロ波回路部４に接続さ
れる端子である。
回路部の平面図である。この図において、第３図と同一
符号は同一部分を示し、１２は基板−ヒに形成されたフ
ェライト膜層、１３は前記マイクロ波回路部４に接続さ
れる端子である。
ここで、インダクタ５によるインダクタンス値をＬ１キ
ャパシタ６によるキャパシタンス値をＣとする。
ャパシタ６によるキャパシタンス値をＣとする。
−ａに、インダクタンス値しは、インダクタ５を形成す
るループ状の金属の線幅Ｗ、線間隔！。
るループ状の金属の線幅Ｗ、線間隔！。
ターン数ｎによって、キャパシタンス値Ｃは絶縁膜１１
の材料および膜厚によって各々決定するととが可能で、
インダクタンス値しおよびキャパシタンス値Ｃを所望値
に設定することにより、・端子１３より電源回路側をみ
た動作周波数帯域における電力反射係数を１に近く設計
することができろ。
の材料および膜厚によって各々決定するととが可能で、
インダクタンス値しおよびキャパシタンス値Ｃを所望値
に設定することにより、・端子１３より電源回路側をみ
た動作周波数帯域における電力反射係数を１に近く設計
することができろ。
さらに、第２図において、わずかにバイアス回路部３を
通過するマイクロ波においては、フェライトが磁性体で
あるためにフェライト膜層１２上のインダクタ５は損失
が大きいのでフェライト層膜１２を通過する際に吸収さ
れ、マイクロ波回路部４に反射されない。
通過するマイクロ波においては、フェライトが磁性体で
あるためにフェライト膜層１２上のインダクタ５は損失
が大きいのでフェライト層膜１２を通過する際に吸収さ
れ、マイクロ波回路部４に反射されない。
すなわち、バイアス回路部３をマイクロ波阻止回路とし
て使用することができる。
て使用することができる。
なお、上記実施例では、ＦＥＴのドレイン電圧印加用の
バイアス回路部３について説明したが、ゲート電圧印加
用、あるいはダイオードなどのＭＭＩＣの能動回路用の
バイアス回路部として用いても同様の効果を奏すること
はいうまでもない。
バイアス回路部３について説明したが、ゲート電圧印加
用、あるいはダイオードなどのＭＭＩＣの能動回路用の
バイアス回路部として用いても同様の効果を奏すること
はいうまでもない。
また、上記実施例では、インダクタ５としてループ状の
インダクタを用いる場合について示したが、メアンダ型
のインダクタや棒状のインダクタを適用してもよいこと
はいうまでもない。
インダクタを用いる場合について示したが、メアンダ型
のインダクタや棒状のインダクタを適用してもよいこと
はいうまでもない。
さらに、上記実施例では、フェライト膜層１２を形成し
た基板上にスパイラルインダクタを形成したが、基板上
にスパイラルインダクタを形成１ノだ上にフェライト膜
を形成してもよい。
た基板上にスパイラルインダクタを形成したが、基板上
にスパイラルインダクタを形成１ノだ上にフェライト膜
を形成してもよい。
この発明は以上説明したとおり、フ工ライ１、膜層を形
成した基板上に前記インダクタを形成するか、または基
板上にインダクタを形成し、この上にフェライト膜層を
形成し、ｍｌ記インダクタをキャパシタと接続してバイ
アス回路部を構成したので、漏洩したマイクロ波を吸収
することができ、バイアス回路部で反射波の発生しない
、低反射。
成した基板上に前記インダクタを形成するか、または基
板上にインダクタを形成し、この上にフェライト膜層を
形成し、ｍｌ記インダクタをキャパシタと接続してバイ
アス回路部を構成したので、漏洩したマイクロ波を吸収
することができ、バイアス回路部で反射波の発生しない
、低反射。
低雑音、１１利得のモノリシックマイクロ波集積回路が
得られる効果がある。
得られる効果がある。
第１図はこの発明の一実施例を示すＭ、Ｍ Ｉ Ｃのバ
イアス回路部の平面図、第２図は従来のＭＭＩＣの等価
回路図、第３図は従来のバイアス＠路部の構成を示す平
面図である。 図において、５はインダクタ、６はキヤバンク、１２は
フェライト膜層である。 なお、各図中の同一符号は同一または相当部分を示す。
イアス回路部の平面図、第２図は従来のＭＭＩＣの等価
回路図、第３図は従来のバイアス＠路部の構成を示す平
面図である。 図において、５はインダクタ、６はキヤバンク、１２は
フェライト膜層である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- インダクタとキャパシタとからなるバイアス回路部を備
えたモノリシックマイクロ波集積回路において、フェラ
イト膜層を形成した基板上に前記インダクタを形成する
か、または基板上にインダクタを形成し、この上にフェ
ライト膜層を形成し、前記インダクタを前記キャパシタ
と接続することにより、前記バイアス回路部を構成した
ことを特徴とするモノリシックマイクロ波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15307788A JPH023959A (ja) | 1988-06-20 | 1988-06-20 | モノリシックマイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15307788A JPH023959A (ja) | 1988-06-20 | 1988-06-20 | モノリシックマイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023959A true JPH023959A (ja) | 1990-01-09 |
Family
ID=15554475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15307788A Pending JPH023959A (ja) | 1988-06-20 | 1988-06-20 | モノリシックマイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747870A (en) * | 1994-06-30 | 1998-05-05 | Plessey Semiconductors Limited | Multi-chip module inductor structure |
-
1988
- 1988-06-20 JP JP15307788A patent/JPH023959A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747870A (en) * | 1994-06-30 | 1998-05-05 | Plessey Semiconductors Limited | Multi-chip module inductor structure |
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