JPH0240640Y2 - - Google Patents
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- Publication number
- JPH0240640Y2 JPH0240640Y2 JP1983188392U JP18839283U JPH0240640Y2 JP H0240640 Y2 JPH0240640 Y2 JP H0240640Y2 JP 1983188392 U JP1983188392 U JP 1983188392U JP 18839283 U JP18839283 U JP 18839283U JP H0240640 Y2 JPH0240640 Y2 JP H0240640Y2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- bit
- address
- memory
- switching signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Static Random-Access Memory (AREA)
Description
【考案の詳細な説明】
（技術分野）
本考案はランダムアクセスメモリに関する。
（従来技術）
従来、ランダムアクセスメモリとしては、ワー
ド数とビツト数が固定的に定められていたためメ
モリ容量は同一製品においては固定されていた。
従つて、同一製造工程管理される製品において、
いろいろな種類のワード数やビツト数を要する使
い方がされる場合が多い昨今の用途に応じて、メ
モリの品種数も多品種開発され、ユーザはそれ等
を各々用意し使用してきた。このためユーザ側に
とつては少量多品種の製品を扱うことの、購入、
在庫、装置製造等の管理に多くの費用がかかると
共に、メモリ製造者側では大量生産が困難である
ためコスト高になる等の欠点があつた。
ド数とビツト数が固定的に定められていたためメ
モリ容量は同一製品においては固定されていた。
従つて、同一製造工程管理される製品において、
いろいろな種類のワード数やビツト数を要する使
い方がされる場合が多い昨今の用途に応じて、メ
モリの品種数も多品種開発され、ユーザはそれ等
を各々用意し使用してきた。このためユーザ側に
とつては少量多品種の製品を扱うことの、購入、
在庫、装置製造等の管理に多くの費用がかかると
共に、メモリ製造者側では大量生産が困難である
ためコスト高になる等の欠点があつた。
（考案の目的）
本考案の目的は、上記欠点を除去することによ
り、複数種類のメモリ機能を有するランダムアク
セスメモリを提供することにある。
り、複数種類のメモリ機能を有するランダムアク
セスメモリを提供することにある。
（考案の構成）
本考案のランダムアクセスメモリは、複数のメ
モリセル、これら複数のメモリセルのワード単位
のメモリセルを選択する複数のワード線、及び前
記複数のメモリセルのうちの選択されたメモリセ
ルのデータを入出力する複数のビツト線をそれぞ
れ備え、前記ワード線の対応するもの同志が互い
に共通接続された複数のメモリセル群と、前記複
数のメモリセル群と、前記複数のワード線のうち
の１つを選択するＸアドレスデコーダと、前記各
メモリセル群と対応して設けられ第１の切替信号
に従つて対応するメモリセル群のビツト線を選択
制御する複数のＹアドレスデコーダと、前記各メ
モリセル群の対応する各ビツト線間に設けられ第
２の切替信号に従つてこれら各ビツト線間を接続
状態、非接続状態とする複数のゲートを備えたビ
ツト数切替回路と、並列処理されるビツト数を決
定するためのビツト数切替信号と特定のアドレス
信号とを入力して前記第１及び第２の切替信号を
発生する制御回路とを含んで構成される。
モリセル、これら複数のメモリセルのワード単位
のメモリセルを選択する複数のワード線、及び前
記複数のメモリセルのうちの選択されたメモリセ
ルのデータを入出力する複数のビツト線をそれぞ
れ備え、前記ワード線の対応するもの同志が互い
に共通接続された複数のメモリセル群と、前記複
数のメモリセル群と、前記複数のワード線のうち
の１つを選択するＸアドレスデコーダと、前記各
メモリセル群と対応して設けられ第１の切替信号
に従つて対応するメモリセル群のビツト線を選択
制御する複数のＹアドレスデコーダと、前記各メ
モリセル群の対応する各ビツト線間に設けられ第
２の切替信号に従つてこれら各ビツト線間を接続
状態、非接続状態とする複数のゲートを備えたビ
ツト数切替回路と、並列処理されるビツト数を決
定するためのビツト数切替信号と特定のアドレス
信号とを入力して前記第１及び第２の切替信号を
発生する制御回路とを含んで構成される。
（実施例）
以下、本考案の実施例について図面を参照して
説明する。
説明する。
第１図は本考案の要部を示すブロツク図であ
る。この実施例は、複数のメモリセル、これら複
数のメモリセルのワード単位のメモリセルを選択
する複数のワード線、及び前記複数のメモリセル
うちの選択されたメモリセルのデータを入出力す
る複数のビツト線（DI1〜DIn又はDI1a〜DIna）
をそれぞれ備え、前記ワード線の対応するもの同
志が互いに共通接続された複数のメモリセル群
RAM1，RAM2と、前記複数のワード線のうちの
１つを選択するＸアドレスデコーダXDと、メモ
リセル群RAM1，RAM2と対応して設けられ第１
の切替信号に従つて対応するメモリセル群
（RAM1又はRAM2）のビツト線（DI1〜DIn又は
DI1a〜DIna）を選択制御する複数のＹアドレスデ
コーダY1，Y2と、メモリセル群RAM1，RAM2
の対応する各ビツト線DI1−DI1a，〜，DIn−
DIna間に設けられ第２の切替信号に従つてこれ
ら各ビツト線DI1−DI1a，〜，DIn−DIna間を接
続状態、非接続状態とする複数のゲートG1〜Gn
を備えたビツト数切替回路１と、並列処理される
ビツト数を決定するためのビツト数切替信号
と特定のアドレス信号Aoとを入力して、前記第
１及び第２の切替信号を発生する制御回路２と、
ビツト数切替信号およびアドレス信号A0〜Ao
を保持し出力するアドレスバツフア回路ABとを
含んで構成される。
る。この実施例は、複数のメモリセル、これら複
数のメモリセルのワード単位のメモリセルを選択
する複数のワード線、及び前記複数のメモリセル
うちの選択されたメモリセルのデータを入出力す
る複数のビツト線（DI1〜DIn又はDI1a〜DIna）
をそれぞれ備え、前記ワード線の対応するもの同
志が互いに共通接続された複数のメモリセル群
RAM1，RAM2と、前記複数のワード線のうちの
１つを選択するＸアドレスデコーダXDと、メモ
リセル群RAM1，RAM2と対応して設けられ第１
の切替信号に従つて対応するメモリセル群
（RAM1又はRAM2）のビツト線（DI1〜DIn又は
DI1a〜DIna）を選択制御する複数のＹアドレスデ
コーダY1，Y2と、メモリセル群RAM1，RAM2
の対応する各ビツト線DI1−DI1a，〜，DIn−
DIna間に設けられ第２の切替信号に従つてこれ
ら各ビツト線DI1−DI1a，〜，DIn−DIna間を接
続状態、非接続状態とする複数のゲートG1〜Gn
を備えたビツト数切替回路１と、並列処理される
ビツト数を決定するためのビツト数切替信号
と特定のアドレス信号Aoとを入力して、前記第
１及び第２の切替信号を発生する制御回路２と、
ビツト数切替信号およびアドレス信号A0〜Ao
を保持し出力するアドレスバツフア回路ABとを
含んで構成される。
ここで、ビツト数切替回路１は合成するビツト
線DI1とDI1a間〜ビツト線DInとDIna間にそれぞ
れ挿入されたｐチヤネル絶縁ゲート型電界効果ト
ランジスタとｎチヤネル絶縁ゲート型電界効果ト
ランジスタを並列接続してなるゲートG1〜Gnと
からなつている。又、制御回路２は、アドレスバ
ツフア回路ABに入力されたビツト数切替信号
ASを入力とし出力がゲートG1〜Gnの一方の制御
ゲートに接続されたインバータGcと、このイン
バータGcの出力とアドレス信号Aoとを入力とし
出力がＹデコーダY1に入力されるNANDゲート
Gaと、このNANDゲートGaの出力とインバータ
Gcの出力を入力とし出力がＹデコーダY2に入力
されるNANDゲートGbと、インバータGcの出力
を入力とし出力をゲートG1〜Gnの一方の制御ゲ
ートに接続されたインバータGdとからなつてい
る。
線DI1とDI1a間〜ビツト線DInとDIna間にそれぞ
れ挿入されたｐチヤネル絶縁ゲート型電界効果ト
ランジスタとｎチヤネル絶縁ゲート型電界効果ト
ランジスタを並列接続してなるゲートG1〜Gnと
からなつている。又、制御回路２は、アドレスバ
ツフア回路ABに入力されたビツト数切替信号
ASを入力とし出力がゲートG1〜Gnの一方の制御
ゲートに接続されたインバータGcと、このイン
バータGcの出力とアドレス信号Aoとを入力とし
出力がＹデコーダY1に入力されるNANDゲート
Gaと、このNANDゲートGaの出力とインバータ
Gcの出力を入力とし出力がＹデコーダY2に入力
されるNANDゲートGbと、インバータGcの出力
を入力とし出力をゲートG1〜Gnの一方の制御ゲ
ートに接続されたインバータGdとからなつてい
る。
なお図で、Ｒ／WSEL1，Ｒ／WSEL2はリー
ド／ライトセレクタ、WBはライトバツフア、
Ｒ／WCはリード／ライトコントローラ、CGは
チツプセレクトゲート、SAはセンスアンプ、RB
はリードバツフア、はチツプセレクト信号、
WEはライトイネーブル信号である。
ド／ライトセレクタ、WBはライトバツフア、
Ｒ／WCはリード／ライトコントローラ、CGは
チツプセレクトゲート、SAはセンスアンプ、RB
はリードバツフア、はチツプセレクト信号、
WEはライトイネーブル信号である。
次に本実施例の動作について説明する。
本実施例は、複数のデータ入力DI1′〜DIn′，
DI1a′〜DIna′により、複数の出力DO1〜DOn，
DO1a〜DOnaが得られるように、複数のビツト線
DI1〜DIn，DI1a〜DInaを持つランダムアクセス
メモリに本考案を適用したものであり、ビツト数
を半分にしてその代りワード数を２倍として使用
する場合について説明する。
DI1a′〜DIna′により、複数の出力DO1〜DOn，
DO1a〜DOnaが得られるように、複数のビツト線
DI1〜DIn，DI1a〜DInaを持つランダムアクセス
メモリに本考案を適用したものであり、ビツト数
を半分にしてその代りワード数を２倍として使用
する場合について説明する。
ビツト線DI1とDI1a間〜ビツト線DInとDIna間
にはそれぞれゲートG1〜Gnが接続されており、
これらのゲートG1〜Gnはビツト数切替信号に
よつてインバータGc，Gdを介してビツト数切替
信号がローレベルのときはオン、ハイレベル
のときはオフの様に制御される。そしてゲート
G1〜Gnがオンの場合には、ビツト線DI1とビツト
線DI1a〜ビツト線DInとDIna間はゲートG1〜Gnに
よりそれぞれ導通状態となる。従つてデータ出力
DO1とDO1a〜DOnとDRnaも見掛上各々同一のデ
ータ出力となり、ビツト数が半分にされる。
にはそれぞれゲートG1〜Gnが接続されており、
これらのゲートG1〜Gnはビツト数切替信号に
よつてインバータGc，Gdを介してビツト数切替
信号がローレベルのときはオン、ハイレベル
のときはオフの様に制御される。そしてゲート
G1〜Gnがオンの場合には、ビツト線DI1とビツト
線DI1a〜ビツト線DInとDIna間はゲートG1〜Gnに
よりそれぞれ導通状態となる。従つてデータ出力
DO1とDO1a〜DOnとDRnaも見掛上各々同一のデ
ータ出力となり、ビツト数が半分にされる。
更に、それらビツト線に対応するワード番号を
ビツト線を対としたことで２倍のワード番号にな
るよう連続させるために、ＹデコーダY1，Y2を
ビツト番号対応に分離する。ここでワード番号の
後位となるデコーダ側をＹデコーダY2として、
アドレス信号A0〜Ao-1はＹデコーダY1，Y2に対
し同一アドレス番号を制御し、最後のアドレス信
号AoでＹデコーダA1とA2とを識別している。す
なわち、ビツト数切替信号がローレベルのと
き、アドレス信号AoがローレベルでNANDゲー
トGaの出力はハイレベル、NANDゲートGbの出
力はローレベルとなり、ＹデコーダY1が選択さ
れ、反対にアドレス信号AoがハイレベルではＹ
デコーダY2が選択される。かくしてワード数が
２倍となる。
ビツト線を対としたことで２倍のワード番号にな
るよう連続させるために、ＹデコーダY1，Y2を
ビツト番号対応に分離する。ここでワード番号の
後位となるデコーダ側をＹデコーダY2として、
アドレス信号A0〜Ao-1はＹデコーダY1，Y2に対
し同一アドレス番号を制御し、最後のアドレス信
号AoでＹデコーダA1とA2とを識別している。す
なわち、ビツト数切替信号がローレベルのと
き、アドレス信号AoがローレベルでNANDゲー
トGaの出力はハイレベル、NANDゲートGbの出
力はローレベルとなり、ＹデコーダY1が選択さ
れ、反対にアドレス信号AoがハイレベルではＹ
デコーダY2が選択される。かくしてワード数が
２倍となる。
通常、データ入力DI1′〜DIn′，DI1a′〜DIna′ま
で独立して使用するｍ＋maビツトのメモリとし
て使用するときは、ビツト数切替信号をハイ
レベルとすると、アドレス信号Aoにかかわりな
くＹデコーダY1，Y2が同時に選択されるので、
アドレス信号A0〜Ao-1によりアドレス選択する
ことにより、ＹデコーダY1とY2は同一レベルで
制御され、メモリセル群RAM1とRAM2は１体と
なつて読出し／書込みされる。
で独立して使用するｍ＋maビツトのメモリとし
て使用するときは、ビツト数切替信号をハイ
レベルとすると、アドレス信号Aoにかかわりな
くＹデコーダY1，Y2が同時に選択されるので、
アドレス信号A0〜Ao-1によりアドレス選択する
ことにより、ＹデコーダY1とY2は同一レベルで
制御され、メモリセル群RAM1とRAM2は１体と
なつて読出し／書込みされる。
次に前記メモリセル群を半分ずつに分割しビツ
ト数を半分にして使用する場合は、ビツト数切替
信号をローレベルにして、アドレス選択信号
A0〜Aoによりアドレス制御する。ビツト数切替
信号をローレベルにすることによりＹデコー
ダY1，Y2はアドレス信号AoによりＹデコーダY1
側とＹデコーダY2側と区別して制御され、ワー
ド番号はメモリセル群RAM1とRAM2を加えた通
し番号とすることができる。またゲートG1〜Gn
で接続されているビツト線はビツト数切替信号
ASがローレベルであるため、ゲートG1〜Gnはオ
ンとなり、ビツト線DI1とDI1a〜DInとDIna間を
互いに導通状態とする。
ト数を半分にして使用する場合は、ビツト数切替
信号をローレベルにして、アドレス選択信号
A0〜Aoによりアドレス制御する。ビツト数切替
信号をローレベルにすることによりＹデコー
ダY1，Y2はアドレス信号AoによりＹデコーダY1
側とＹデコーダY2側と区別して制御され、ワー
ド番号はメモリセル群RAM1とRAM2を加えた通
し番号とすることができる。またゲートG1〜Gn
で接続されているビツト線はビツト数切替信号
ASがローレベルであるため、ゲートG1〜Gnはオ
ンとなり、ビツト線DI1とDI1a〜DInとDIna間を
互いに導通状態とする。
ここで、ビツト線DI1とDI1aに接続されている
メモリセル群RAM1とRAM2がＹデコーダY1，
Y2で互いに別々に分けられるようになつている
ので、本実施例はビツト数は半分となるがワード
数が２倍のメモリとして使用することができる。
メモリセル群RAM1とRAM2がＹデコーダY1，
Y2で互いに別々に分けられるようになつている
ので、本実施例はビツト数は半分となるがワード
数が２倍のメモリとして使用することができる。
なお、以上の実施例においてビツト数を半分、
ワード数を２倍のとした場合について説明した
が、本考案はこれに限定されることなくビツト線
の分割とワード線の増倍を行うことができる。
ワード数を２倍のとした場合について説明した
が、本考案はこれに限定されることなくビツト線
の分割とワード線の増倍を行うことができる。
（考案の効果）
以上説明したとおり、本考案のランダムアクセ
スメモリは、上記の構成を有しているので、１種
類のメモリを複数のメモリに使い別けられること
ができると言う効果を有している。従つてユーザ
は用途に応じた種類のメモリを用意せずにすみ発
注計画並びに在庫管理上効率化が図られると共
に、メモリ製造メーカは少品種大量生産によるコ
ストの低減が図られる。
スメモリは、上記の構成を有しているので、１種
類のメモリを複数のメモリに使い別けられること
ができると言う効果を有している。従つてユーザ
は用途に応じた種類のメモリを用意せずにすみ発
注計画並びに在庫管理上効率化が図られると共
に、メモリ製造メーカは少品種大量生産によるコ
ストの低減が図られる。
第１図は、本考案の一実施例要部を示すブロツ
ク図である。 １……ビツト数切替回路、２……制御回路、
A0，A1，…，Ao-1，Ao……アドレス選択信号、
AB……アドレスバツフア回路、……ビツト
数切替信号、CG……チツプセレクトゲート、
……チツプセレクト信号、DI1〜DIn，DI1a〜
DIna……ビツト線、DI1′〜DIn′，DI1a′〜DIna′…
…データ入力、DO1〜DOn，DO1a〜DOna……デ
ータ出力、G1〜Gn……ゲート、Ga，Gb……
NANDゲート、Gc，Gd……インバータ、
RAM1，RAM2……メモリセル群、RB……リー
ドバツフア、Ｒ／WSEL1，Ｒ／WSEL2……リー
ド／ライトセレクタ、Ｒ／WC……リード／ライ
トコントローラ、SA……センスアンプ、WB…
…ライトバツフア、……ライトイネーブル信
号、XD……Ｘアドレスデコーダ、Y1，Y2……Ｙ
アドレスデコーダ。
ク図である。 １……ビツト数切替回路、２……制御回路、
A0，A1，…，Ao-1，Ao……アドレス選択信号、
AB……アドレスバツフア回路、……ビツト
数切替信号、CG……チツプセレクトゲート、
……チツプセレクト信号、DI1〜DIn，DI1a〜
DIna……ビツト線、DI1′〜DIn′，DI1a′〜DIna′…
…データ入力、DO1〜DOn，DO1a〜DOna……デ
ータ出力、G1〜Gn……ゲート、Ga，Gb……
NANDゲート、Gc，Gd……インバータ、
RAM1，RAM2……メモリセル群、RB……リー
ドバツフア、Ｒ／WSEL1，Ｒ／WSEL2……リー
ド／ライトセレクタ、Ｒ／WC……リード／ライ
トコントローラ、SA……センスアンプ、WB…
…ライトバツフア、……ライトイネーブル信
号、XD……Ｘアドレスデコーダ、Y1，Y2……Ｙ
アドレスデコーダ。
Claims (1)
- 複数のメモリセル、これら複数のメモリセルの
ワード単位のメモリセルを選択する複数のワード
線、及び前記複数のメモリセルのうちの選択され
たメモリセルのデータを入出力する複数のビツト
線をそれぞれ備え、前記ワード線の対応するもの
同志が互いに共通接続された複数のメモリセル群
と、前記複数のメモリセル群と、前記複数のワー
ド線のうちの１つを選択するＸアドレスデコーダ
と、前記各メモリセル群と対応して設けられ第１
の切替信号に従つて対応するメモリセル群のビツ
ト線を選択制御する複数のＹアドレスデコーダ
と、前記各メモリセル群の対応する各ビツト線間
に設けられ第２の切替信号に従つてこれら各ビツ
ト線間を接続状態、非接続状態とする複数のゲー
トを備えたビツト数切替回路と、並列処理される
ビツト数を決定するためのビツト数切替信号と特
定のアドレス信号とを入力して前記第１及び第２
の切替信号を発生する制御回路とを含むことを特
徴とするランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18839283U JPS6098200U (ja) | 1983-12-06 | 1983-12-06 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18839283U JPS6098200U (ja) | 1983-12-06 | 1983-12-06 | ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098200U JPS6098200U (ja) | 1985-07-04 |
| JPH0240640Y2 true JPH0240640Y2 (ja) | 1990-10-30 |
Family
ID=30406427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18839283U Granted JPS6098200U (ja) | 1983-12-06 | 1983-12-06 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098200U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200359A (ja) * | 2007-05-01 | 2007-08-09 | Fujitsu Ltd | 記憶装置、アドレス制御方法及びシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130884A (en) * | 1980-03-14 | 1981-10-14 | Toshiba Corp | Semiconductor memory device |
-
1983
- 1983-12-06 JP JP18839283U patent/JPS6098200U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6098200U (ja) | 1985-07-04 |
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