JPH0240734A - プログラム開発支援装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサの処理プログラム開発支
援装置に関し、特に処理プログラムの修正、実行を簡単
に行うことができる装置に関する。

従来の技術 マイクロプロセッサの開発過程には、ＣＰＵに所定の処
理を行うプログラムを実行させてＣＰＵの動作状況を見
て、プログラムに不都合な点が生じた場合はデバッグを
行うことが必要となってくる。このような処理を行う従
来の装置のブロック図を第１０図に示す。

本装置は、装置全体の制御を行うホストコンピュータ１
００と、所定の処理プログラムを実行させる対象となる
マイクロプロセッサ１０１　と、マイクロプロセッサ１
０１が実行する命令を格納するコードメモリ１０６と、
処理対象のデータと結果を格納するデータメモリ１０７
とが、アドレスバス１０００、データバス１１０を介し
て接続している。

ホストコンピュータ１００は、メモリアクセス権制御信
号１２４を用いてゲートＡ１１ｌ　、ゲートＢ１１２を
制御し、コードメモリ１０６とデータメモリ１０７とが
ホストコンピュータ１００に接続するのか、マイクロプ
ロセッサ１０１に接続するのかを切り替える。また、ホ
ストコンピューター１００は、リセット信号１２５を用
いてマイクロプロセッサ１０１がリセット状態かリセッ
ト解除状態であるかを指定する。

また、ホストコンピュータ１００は、メモリアクセス権
制御信号１２４によりゲー）　Ａ１１ｌを開くと共にゲ
ートＢ１１２を閉じ、マイクロプロセッサ１０１が実行
するプログラムをコードメモリ１０６に、処理対象のデ
ータをデータメモリ１０７にそれぞれロードする。また
、ホストコンピュータ１００はマイクロプロセッサ１０
１がプログラムを実行した後の結果をデータメモリ１０
７から読み出す。

マイクロプロセッサ１０１に処理プログラムを実行させ
る場合は、まずホストコンピュータ１００がコードメモ
リ１０６　とデータメモリ１０７にマイクロプロセッサ
１０１が実行するプログラムと処理対象データをそれぞ
れロードした後、メモリアクセス権制御信号１２４を切
り替えて、ゲー）　ＡＬＩＩを閉じゲートＢ１１２を開
いてマイクロプロセッサ１０１がメモリアクセスできる
ようにする。その後、リセット信号１２５を解除すると
、マイクロプロセッサ１’０１はコードメモリ１０６中
の処理プログラムの実行を開始する。プログラム実行後
、ホストコンピュータ１００　はリセット信号１２５を
アクティブにし、マイクロプロセッサ１０１が実行した
プログラムの結果を得ていた。

発明が解決しようとする課題 マイクロプロセッサの処理プログラムの開発に限らず、
プログラムはその開発段階において、実際に実行させて
みてデバッグを行う過程が必要となることが大変多い。

上述した従来の装置では、処理プログラムの修正が必要
となった場合、例えば第１１図（ａ）の部分のプログラ
ムを同図（５）のプログラムに修正したいときのように
、修正されるプログラム（以下被修正プログラムという
）より修正プログラムのサイズ（バイト数）が増えた場
合には、被修正プログラム以降の部分のプログラム、す
なわち第１１図（ハ）の場合ではｒｏ０７３Ｈ」（Ｈは
１６進表現）以降のプログラムの再配置をするか、アセ
ンブルまたはコンパイルする以前のソースプログラムに
まで遡って修正を行う必要があったため、この作業に多
大な時間を消費しており非能率的であった。

そこで、本発明の目的は、処理プログラム自体の変更を
行うことなく修正したいプログラムをホストコンピュー
タから修正コードメモリに入力するだけで目的の修正プ
ログラムを実行させることができるプログラム開発支援
装置を提供することである。

課題を解決するための手段 本発明のプログラム開発支援装置は、マイクロプロセッ
サが実行するプログラムの修正すべきアドレスを判別す
るアドレス判別部と、アドレス判別部からの制御信号に
より修正するプログラムのアドレスを出力する修正アド
レス生成部と、前記修正アドレス生成部がアドレス情報
を出力することによって実行される修正プログラムを格
納しておく修正コードメモリと目的の修正プログラムの
終了アドレスを検出して修正アドレス生成部からのアド
レス出力を禁止する終了アドレス検出部とを有している
。

作用 以上のように、本発明によれば、従来のプログラム支援
開発装置にアドレス判別部と修正アドレス生成部と修正
コードメ舌すと終了アドレス検出部とを付加している。

かかる構成により、処理プログラム自体を直接修正する
ことなく、修正プログラムを修正コードメモリに格納す
る一方、本来のプログラムの修正部分のアドレスをアド
レス判別部により検出する。かくして、アドレス判別部
がプログラムの修正部分のアドレスを検出したとき、修
正コードメモリから修正プログラムを読み出して実行し
、その修正プログラムの終了を終了アドレス検出部で検
出して、元のプログラムに戻ることにより、処理プログ
ラム自体を直接修正することなく目的の修正したプログ
ラムを実行することができる。

実施例 次に添付図面を参照した本発明によるプログラム支援開
発装置の実施例を説明する。

実施例１ 本発明によるプログラム支援開発装置の１つの実施例の
ブロック図を第１図に示す。同図において、装置全体の
制御を行うホストコンピュータ１００と、マイクロプロ
セッサ１０１と、被修正プログラムの開始アドレスとマ
イクロプロセッサ１０１が実行する命令のアドレスとを
比較してアドレス判定信号１２０を出力するアドレス判
別部１０２と、修正プログラムのアドレス情報をアドレ
スバスＢ１０９に出力する修正アドレス生成部１０３と
、修正プログラムのコードを格納する修正コードメモリ
１０４と、修正プログラムの終了を検出する終了アドレ
ス検出部１０５と、被修正プログラムを含む処理プログ
ラムを格納するコードメモ１月０６　と、処理対象デー
タや結果を格納するデータメモリ１０７とがアドレスバ
スＡｌＯ３、アドレスバスＢ１０９オヨヒデータパス１
１０を介してそれぞれ接続している。

ここで修正コードメモリ１０４およびコードメモリ１０
６はチップセレクト付きのメモリを用いる。

すなわち、コードメモリ１０６はアドレスが「０ＸＸＸ
ＨＪで選択され修正コードメモ！Ｊ　１０４はそれ以外
のアドレスで選択されるものとする。

なお、アドレスＡｌＯ３とアドレスＢ１０９の間には第
１ゲート１１３が設定され、また修正アドレス生成部１
０３とアドレスバスＢ１０９間には第２ゲート１１４が
が設定され、修正アドレスデータおよび通常のプログラ
ム実行時のアドレスデータのアドレスバスＢ１０９への
導出を制御する。

フリップフロップＡ１１７はアドレス判定信号１２０と
終了アドレス検出部１０５の出力信号である終了アドレ
ス検出信号１２６の状態によりフリップフロップ出力１
２７を制御し、フリップフロップ８１１８はフリップフ
ロップ出力１２７を遅延した信号として第１ゲート制御
信号１２１を出力する。

また、ホストコンピュータ１００は、メモリアクセス権
制御信号１２４を用いてゲートＡ１１１およびゲー）Ｂ
１１２を制御し、コードメモリ１０６とデータメモリ１
０７やその他のブロックが、ホストコンピュータ１００
と接続するのか、マイクロプロセッサ１０１　と接続す
るのかを切り替える働きを持つほか、リセット信号１２
５を用いて、マイクロプロセッサ１０１がリセット状態
かりセット解除状態であるかを指定する。

第２図は、第１図中のアドレス判別部１０２、修正アド
レス生成部１０３および終了アドレス検出部１０５の構
成を詳細に示したブロック図である。

アドレス判別部１０２は修正プログラムを挿入するアド
レス値より「ＩＨ」減算した値で初期化されるラッチＡ
２０１　と、ラッチＡ２０１とアドレスバスＡｌＯ３の
アドレス値を比較しアドレス判定信号１２０を出力する
コンパレータＡ２００で構成されている。

また、修正アドレス生成部１０３は修正アドレス値を格
納しておく修正アドレスポインタ２０２と修正アドレス
ポインタ２０２のインクリメンタ２０３により構成され
ている。

終了アドレス検出部１０５は修正プログラムの終了アド
レス値で初期化されるラッチＢ２Ｏ５と、ラッチＢ２Ｏ
５の値とアドレスバスＢのアドレスデータとを比較し終
了アドレス検出信号１２６を出力するコンパレータＢ２
０４とで構成されている。

第１図及び第２図に示すプログラム開発支援装置を用い
て、第３図（ａ）に示した被修正プログラムを含むコー
ドメモリ１０６内のプログラムを第３図（ｂ）の修正プ
ログラムに代えて実行したときの動作について以下説明
する。

ただし本実施例においては、ラッチＡ２０１には修正プ
ログラムを挿入する修正開始アドレス値より「ＩＨ」が
減算された値のｒ００６Ｐ　ＨＪが格納され、修正アド
レスポインタ２０２には修正プログラムが格納されてい
る先頭アドレス値ｒｌｏｏｏ　ＨＪが格納され、ラッチ
Ｂ２Ｏ５には修正プログラムの終了アドレス値ｒ１００
６ＨＪが格納されているものとする。

まず、ホストコンビニータ１００よりコードメモリ１０
６　とデータメモリ１０７　に処理プログラムと処理対
象データとを゛それぞれロードしておき、第３図（５）
の修正プログラムを修正コードメモＩＪ１０４に書きこ
む。その後、ホストコンビニータ１００がメモリアクセ
ス権制御信号１２４を切り替えて、ゲー）　Ａ１１ｌを
閉じゲー）Ｂ１１２を開きリセット信号１２５を解除す
ることにより、マイクロプロセッサ１０１はコードメモ
リ１０６内に格納されている第３図（ａ）のｒｏｏｏｏ
　ＨＪから始まるプログラムの実行を開始する。

これ以降の説明は、第４図および第５図も参照しながら
説明する。第４図は修正プログラムのアドレス出力開始
時にふけるアドレスバスＡｌＯ３、アドレスバスＢ１０
９、アドレス判定信号１２０、第１ゲート制御信号１２
１、第２ゲート制御信号１２２、アドレス変化信号１２
３、終了アドレス検出信号１２６、フリップフロップＡ
の出力１２７のタイミングチャートであり、第５図は修
正プログラムのアドレス出力終了時におけるアドレスバ
スＢ１０９、アドレス判定信号１２０、第１ゲート制御
信号１２１、第２ゲート制御信号１２２、アドレス変化
信号１２３、終了アドレス検出信号１２６、フリップフ
ロップＡの出力１２７のタイミングチャートである。

プログラムの開始により、マイクロプロセッサ１０１は
アドレスバスＡｌＯ３にアドレス情報ｒ００００　ＨＪ
を出力するが、このアドレス情報はコンパレータＡ２０
０でラッチＡ２旧の初期値ｒｏ０６Ｆ　ＨＪと比較され
る。この場合、両者の値は一致しないのでアドレス判定
信号１２０は「０」となり、第１ゲート制御信号１２１
は「０」、第２ゲート制御信号１２２は「１」になるの
で第１ゲート１１３は開き第２ゲート１１４は閉じてい
るためマイクロプロセッサ１０１はコードメモリ１０６
内のプログラムを実行する。

以降ｒｏ０６ＦＨＪまで同様に順次実行して行くが、次
のアドレスｒ００６Ｆ　ＨＪがアドレスバスＡｌＯ３に
出力されると、ラッチＡ２０１に格納されている値と一
致するためコンパレータＡ２００はアドレス判定信号１
２０を「１」にして出力し、フリップフロップＡ１１７
がセットされる。引続きマイクロプロセッサ１０１が次
のアドレスを出力するタイミングで第１ゲート制御信号
１２１が「１」となるため、第２ゲート制御信号１２２
は「０」になり第１ゲート１１３は閉じ第２ゲート１１
４は開く。よって、修正アドレスポインタ２０２に格納
されていたアドレスデータｒ１０００　ＨＪがアドレス
バスＢ１０９に出力され、修正コードメモリ１０４中の
プログラムのオペコードがフェッチされる。

さらに次のアドレス変化信号１２３の立ち上がりにより
インクリメンタ２０３は修正アドレスポインタ２０２の
値を更新し、そのアドレスデータ「１００１Ｈ」がアド
レスバスＢ１０９に出力される。マイクロプロセッサ１
０１は、以降ｒ１００４ＨＪまで同様に修正コードメモ
リ１０４内のプログラムを実行する。

ここで、目的の修正プログラム「ＢＢ」、「００」、「
ＣＯ」、「５３」、「９Ｄ」が終了した直後に本来の処
理プログラムのアドレスに復帰するためのブランチ命令
を付加しておく。すなわち、修正プログラムのアドレス
ｒ１００５　ＨＪ、ｒ１００６　ＨＪに内容「６Ｂ」、
ｒＦＯ」　（ＪＭＰ　００７３　Ｈ）を挿入しておく。

これにより、第２ゲート１１４よりアドレスｒ１００６
　ＨＪがアドレスバスＢ１０９に出力されると終了アド
レス検出部１０５中のコンパレータＢ２０４によってラ
ッチＢ２Ｏ５に格納されているアドレス値’１００６　
ＨＪとブランチ命令の終了アドレスとを比較し、修正プ
ログラム終了検出信号１２６を「１」にすることにより
フリップフロップＡ１１７はリセットされ、引続きマイ
クロプロセッサ１０１が次のアドレスを出力するタイミ
ングで第１ゲート制御信号１２１は「０」となる。これ
により第１ゲート１１３は開き第２ゲート１１４は閉じ
るため修正アドレスデータがアドレスバスＢ１０９に出
力されるのを禁止して、マイクロプロセッサ１０１がブ
ランチ命令実行によって出力したアドレスに従いコード
メモリ１０６のｒ００７３　ＨＪからの処理プログラム
の実行に制御を戻す。

以上説明したハードウェア構成によって処理プログラム
自体を変更することなく簡単に修正プログラムを実行す
ることが可能になる。

実施例２ 本発明の第２の実施例について説明する。なお、本実施
では複数箇所（三箇所）の修正を行う場合について説明
する。

全体の構成は第１図と同じであるが、アドレス判別部１
０２と修正アドレス生成部１０３　と終了アドレス検出
部１０５に違いがある。まずこの点から説明する。

第６図は本実施例におけるアドレス判別部１０２と修正
アドレス生成部１０３′の構成図であり、また第７図は
本実施例における終了アドレス検出部の構成図である。

第６図においてアドレス判別部１０２は、修正プログラ
ムを挿入する各アドレス値より「ＩＨ」を減算した値を
書き込んだラッチ１−Ａ６０４、ラッチ１−Ｂ６０５、
ラッチ１−Ｃ６０６と、各ラッチのアドレス値の導出を
制御するゲー）１−Ａ６００、ゲート１−Ｂ６０１、ゲ
ート１−Ｃ６０２と各ラッチより導出される値とアドレ
スバス１−ＡｌＯ３に出力されるアドレス情報とを比較
するコンパレータＡ２００と、各ゲートの開閉を制御す
るゲート制御信号Ａ６２０　、ゲート制御信号Ｂ６２１
　、ゲート制御信号Ｃ６２２を出力するゲート制御カウ
ンタ６０３とで構成されている。また修正アドレス生成
部１０３は、修正プログラムの各開始アドレス値を格納
しておくラッチ２−Ａ６０７、ラッチ２−８６０８、ラ
ッチ２−　Ｃ６０９と各ラッチのアドレス値の導出を制
御するゲート２−Ａ６１０、ゲート２−８６１１、ゲー
ト２−Ｃ６１２と修正アドレスポインタ２０２と、修正
アドレスポインタ２０２のインクリメンタ２０３とで構
成されている。

また、第７図において終了アドレス検出部１０５は各修
正プログラムの終了アドレス値が格納されているラッチ
３−Ａ７０４、ラッチ３−Ｂ７０５、ラッチ３−　Ｃ７
０６と各ラッチのアドレス値の導出を制御するゲート３
−Ａ７０１、ゲート３−　Ｂ７０２、ゲー）３−Ｃ７０
３と各ラッチより導出される値とアドレスバス１−８１
０９　に出力されるアドレス情報とを比較し終了アドレ
ス検出信号１２６を出力するコンパレータＢ２０４とで
構成されている。

第６図及び第７図に示したプログラム開発支援装置を用
いて、第８図（ａ）に示す被修正プログラムを同図（ｂ
）に示す修正プログラムに変更して実行させたときの動
作について以下説明する。

ただし本実施においては、ラッチ１−Ａ６０４、ラッチ
１−　Ｂ６０５、ラッチ１−　Ｃ６０６には、それぞれ
ｒｏｏｌＦ　ＨＪ、ｒｏＯＦＦ　ＨＪ、ｒ０３ＦＦ　Ｈ
Ｊが格納され、またラッチ２−　Ａ６０７、ラッチ２−
８６０８、ラッチ２−Ｃ６０９には修正プログラムの先
頭アドレス値として、それぞれ［１０００ＨＪ、「２０
００　ＨＪ、ｒ３０００　ＨＪが格納され、またラッチ
３−　Ａ７０４、ラッチ３−　Ｂ７０５、ラッチ３−Ｃ
７０６、に修正プログラムの終了アドレス値としてそれ
ぞれｒ１００４　ＨＪ、ｒ２００５　ＨＪ、ｒ３００３
　ＨＪが格納されているものとする。

さきの実施例と同様にまず、ホストコンピュータ１００
よりコードメモリ１０６　とデータメモリ　１０７に処
理プログラムと処理対象データとをそれぞれロードし、
第８図０））の修正プログラムを修正コードメモリ１０
４に書きこむ。その後、ホストコンピュータ１００がメ
モリアクセス権制御信号１２４を切り替えて、ゲー）Ａ
ｌｌｌを閉じゲー）　Ｂ１１２を開きリセット信号１２
５を解除することにより、マイクロプロセッサ１０１は
コードメモリ１０６内に格納されている、第９図（ａ）
のｒｏｏｏｏ　ＨＪから始まるプログラムの実行を開始
する。同時に、リセット信号１２５によりゲート制御カ
ウンタ６０３の値は「０」に初期化され、ゲート制御信
号Ａ６２０のみ「１」となり、ゲー）　１−Ａ６００　
、ゲート２−　Ａ６１０、ゲー）３−Ａ７０１が開かれ
、各ラッチの初期値が導出される。

プログラムの開始により、マイクロプロセッサ１０１は
、アドレスバス−Ａ１０８　にアドレス情報ｒ００００
　ＨＪを出力するが、このアドレス情報はコンパレータ
ーＡ２００によりラッチ１−Ａ６０４から導出された値
ｒｏ０１Ｆ　ＨＪと比較される。この場合一致しないの
でアドレス判定信号１２０は「０」、第１ゲート制御信
号１２１は「口」、第２ゲート制御信号１２２は「１」
になるので、第１ゲート１１３は開き第２ゲート１１４
は閉じる。よってマイクロプロセッサ１０１　はコード
メモリ１０６内のプログラムを実行する。

以降ｒｏ０１Ｆ　ＨＪまで同様に順次実行して行く。

次のアドレス’０ＯＩＦ　ＨＪがアドレスバス−Ａ１０
８に出力されると、アドレス値が一致するためコンパレ
ータＡ２００はアドレス判定信号１２０を「１」にして
出力するため、フリップフロップＡ１１７はセットされ
る。引続きマイクロプロセッサ１０１が次のアドレスを
出力するタイミングで第１ゲート制御信号１２１は「ｌ
」、第２ゲート制御信号１２２は「０」になるから、第
１ゲート１１３は閉じて第２ゲート１１４は開くため修
正アドレスポインタ２０２からアドレスデータｒ１００
０ＨＪがアドレスバス−Ｂ１０９に導出され、修正コー
ドメモリ１０４内のプログラムのオペコードがフェッチ
される。さらに次のアドレス変化信号１２３の立ち上が
りでインクリメンタ２０３は修正アドレスポインタ２０
２の値を変更し、更新されたアドレス値ｒｌｏｏＩ　Ｈ
Ｊがアドレスバス−８１０９に出力される。マイクロプ
ロセッサ１０１はこれ以降ｒｌｏ０４ＨＪまで同様に修
正コードメモ’Ｊ　１０４内のプログラムを実行する。

ブランチ命令の最終アドレスｒ１００４ＨＪがアドレス
バス−８１０９に出力されると、アドレスバス−８１０
９のアドレスデータと終了アドレス検出部１０５中のラ
ッチ３−　Ａ７０４の値とが一致するので、終了アドレ
ス検出信号１２６は「１」となるため、フリップフロッ
プ１１７　はリセットされ、修正プログラムのアドレス
情報がアドレスバス−Ａ１０８に導出されるのを禁止す
ることによりコードメモリ１０６のｒ００２２　ＨＪか
らの処理プログラムの実行に制御を戻し、次の修正プロ
グラムを挿入するアドレスになるまで、すなわちアドレ
スｒｏＯＦＦ　ＨＪまでコードメモリ１０６中のプログ
ラムを順次実行する。

なお、ゲート制御カウンタ６０３の値は、第１ゲート制
御信号１２１の立ち下がりにより値を更新され、次に修
正されるプログラムの開始アドレス、修正プログラムの
先頭アドレス、修正プログラムの終了アドレスが格納さ
れているラッチからのアドレス値の導出を制御するゲー
ト制御信号Ｂ６２１は「１」となる。

これ以降、コードメモリ１０６のアドレスｒＱＱＦＦ　
ＨＪ、ｒ０３ＦＦ　ＨＪにおいてもマイクロプロセッサ
１０１は上述の場合と同様に、修正プログラムおよび処
理プログラムの実行を行う。

本発明を用いることにより、複数箇所のプログラムの修
正が必要な場合でも、簡単にプログラムの修正およ、び
実行が可能となる。

発明の詳細 な説明したように、本発明は従来のプログラム開発装置
にアドレス判別部と修正アドレス生成部と修正コードメ
モリと終了アドレス検出部とを付加することによって処
理プログラム自体を直接修正することなく、目的の修正
プログラムを実行することができる効果がある。

【図面の簡単な説明】

第１図は、本発明によるプログラム開発支援装置の実施
例のブロック図、 第２図は、本発明によるプログラム開発支援装置の第１
実施例にふけるアドレス判別部と修正アドレス生成部と
終了アドレス検出部の詳細なブロック図、 第３図は、本発明によるプログラム開発支援装置の第１
実施例を使用してのプログラム開発における被修正プロ
グラムと修正プログラムの配置例を示す図、 第４図は、本発明によるプログラム開発支援装置の第１
実施例を使用してのプログラム開発例での修正プログラ
ムのアドレス出力開始時の各部のタイミングチャート、 第５図は、第４図に示す例における修正プログラムのア
ドレス出力終了時における各部のタイミングチャート、 第６図は、本発明によるプログラム開発支援装置の第２
の実施例におけるアドレス判別部と修正アドレス生成部
の詳細なブロック図、 第７図は、本発明によるプログラム開発支援装置の第２
の実施例における終了アドレス検出部の構成図、 第８図は、本発明によるプログラム開発支援装置の第２
実施例を使用してのプログラム開発における被修正プロ
グラムと修正プログラムの配置例を示す図、 第９図は、本発明によるプログラム開発支援装置の第２
実施例を使用してのプログラム開発例での各部のタイミ
ングチャート、 第１０図は、従来のプログラム開発支援装置のブロック
図、 第１１図は、従来のプログラム開発支援装置の使用して
のプログラムの修正の一例を示す図である。 〔主な参照番号〕 １００　　・・・ホストコンビ二一夕、１０１　　・・
・マイクロプロセッサ、１０２　　・・・アドレス判別
部、 １０３　　・・・修正アドレス生成部、１０４　　・・
・修正コードメモリ、 １０５　　・・・終了アドレス検出部、１０６　　・・
・コードメモリ、 １０７　　・・・データメモリ、 １０８　　・・・アドレスバスＡ１ １０９　　・・・アドレスバスＢ１ １１０　　・・・データバス、 １１１　　・・・ゲートＡ１ １１２　　・・・ゲートＢ１ １１３　・・・第１ゲート、 １１４　・・・第２ゲート、 １１７、ｉｉａ　　・・・フリップ７０ツブ、２００　
　・・・コンパレータＡ１ ２０１　　・・・ラッチＡｌ ２Ｏ２・・・修正アドレスポインタ、 ２０３　　・・・インクリメンタ、 ２０４　　・・・コンパレータＢ１ ２Ｏ３・・・ラッチＢ１ ６００．６０１．６０２　　・・・ゲート６０３　　・
・・ゲート制御カウンタ、６０４．６０５．６０６．６
０７．６０８．６０９・・・ラッチ６１０、６１１．６
１２．７０１．７０２．７０３・・・・ゲート７０４．
７０５．７０６・・・ラッチ １０００・・・アドレスバス。

Claims (1)

【特許請求の範囲】
1. 　マイクロプロセッサが実行するプログラムの修正すべ
   きプログラムの開始アドレスを判別するアドレス判別部
   と、前記アドレス判別部からの制御信号により修正プロ
   グラムのアドレス情報を出力する修正アドレス生成部と
   、前記修正アドレス生成部から出力されるアドレス情報
   によって実行される修正プログラム・コードを格納して
   おく修正コードメモリと、該修正プログラムの終了アド
   レスを検出して修正アドレス生成部からのアドレス情報
   の出力を禁止する終了アドレス検出部とを有するプログ
   ラム開発支援装置。