JPH0240965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0240965A JPH0240965A JP19162288A JP19162288A JPH0240965A JP H0240965 A JPH0240965 A JP H0240965A JP 19162288 A JP19162288 A JP 19162288A JP 19162288 A JP19162288 A JP 19162288A JP H0240965 A JPH0240965 A JP H0240965A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- regions
- polycrystalline silicon
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 230000005669 field effect Effects 0.000 claims abstract description 3
- 230000009977 dual effect Effects 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000001459 lithography Methods 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 238000005530 etching Methods 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に高周波増幅
に適したソース−ドレイン間に２つのゲートを有する構
造のデュアルゲート接合型電界効果トランジスタ（Ｊ−
ＦＥＴ）の製造方法に関する。
に適したソース−ドレイン間に２つのゲートを有する構
造のデュアルゲート接合型電界効果トランジスタ（Ｊ−
ＦＥＴ）の製造方法に関する。
（従来の技術〕
一般にデュアルゲートＪ−ＦＥＴは第４図に示す等価回
路で表され、第１ゲート、第２ゲートを有するゲートを
有する２つの、１− Ｆ Ｅ Ｔの一方のＪ−ＦＥＴの
ゲート（第２ゲート）を他方のＪ−ＦＥＴのソースに接
続した構成となっている。
路で表され、第１ゲート、第２ゲートを有するゲートを
有する２つの、１− Ｆ Ｅ Ｔの一方のＪ−ＦＥＴの
ゲート（第２ゲート）を他方のＪ−ＦＥＴのソースに接
続した構成となっている。
この種のデュアルゲートＪ−ＦＥＴの従来の製造方法を
第３図（ａ）乃至第３図（ｅ）に示す。
第３図（ａ）乃至第３図（ｅ）に示す。
先ず、第３図（ａ）のように、ｐ型半導体基板ｌの主面
にｎ型半導体層２をエピタキシャル成長させ、ここに後
述するソース及び第２ゲートｗ４域を裏面に接続するた
めのｐ゛拡散層３を形成する。
にｎ型半導体層２をエピタキシャル成長させ、ここに後
述するソース及び第２ゲートｗ４域を裏面に接続するた
めのｐ゛拡散層３を形成する。
そして、半導体基板表面の酸化膜６を選択エツチングし
て窓をあけ、ここからｎ型不純物を導入してｎ゛型半導
体領域からなるソース領域４及びドレイン領域５を形成
する。
て窓をあけ、ここからｎ型不純物を導入してｎ゛型半導
体領域からなるソース領域４及びドレイン領域５を形成
する。
次に、第３図（ｂ）のように、酸化膜を再成長させ、更
に再度窓あけして、ｐ゛型半導体領域からなる第１ゲー
ト領域８を形成し、拡散層の深さをコントロールする。
に再度窓あけして、ｐ゛型半導体領域からなる第１ゲー
ト領域８を形成し、拡散層の深さをコントロールする。
その後、同様の工程により、第３図（ｃ）のようにｐ゛
型半導体領域からなる第２ゲート領域９を形成し、特性
コントロールのため更に拡散層の深さのコントロールを
行う。このとき、同時に前記ｐ°層３とのコンタクトを
とるためのｐ°半導体領域１０を形成する。
型半導体領域からなる第２ゲート領域９を形成し、特性
コントロールのため更に拡散層の深さのコントロールを
行う。このとき、同時に前記ｐ°層３とのコンタクトを
とるためのｐ°半導体領域１０を形成する。
なお、通常のデュアルゲー）Ｊ−ＦＥＴでは、減電圧特
性を良（するために、このように第１ゲート領域８の拡
散層の深さを第２ゲート領域９の拡散層の深さよりも約
０．２〜０．８μｍ深くコントロールしている。
性を良（するために、このように第１ゲート領域８の拡
散層の深さを第２ゲート領域９の拡散層の深さよりも約
０．２〜０．８μｍ深くコントロールしている。
その後、第３図（ｄ）のように、前記各領域上の酸化膜
６をエツチング除去し、その上で第３図（ｅ）のように
アルミニウム電極１１を形成し、各領域とのコンタクト
をとり、図示のように結線することで、第４図のデュア
ルゲートＪ−ＦＥＴが製造される。
６をエツチング除去し、その上で第３図（ｅ）のように
アルミニウム電極１１を形成し、各領域とのコンタクト
をとり、図示のように結線することで、第４図のデュア
ルゲートＪ−ＦＥＴが製造される。
〔発明が解決しようとする課題〕
上述した従来のデュアルゲートＪ−ＦＥＴの製造方法は
、第１ゲート領域８と第２ゲート領域９の拡散層の深さ
を別々にコントロールしているため、コントロールのた
めの工数が非常にかかるという問題がある。
、第１ゲート領域８と第２ゲート領域９の拡散層の深さ
を別々にコントロールしているため、コントロールのた
めの工数が非常にかかるという問題がある。
また、第１ゲート領域８と第２ゲート領域９の形成に際
しては、酸化膜６をリソグラフィ技術を用いて別々に開
口するが、デュアルゲートＪ−ＦＥＴの各部の寸法は第
１ゲートのゲート長が０．８〜１．５μｍ、第２ゲート
のゲート長が２〜６μｍと微細な上、それぞれの間隔が
８〜１５μｍぐらいで設計され、特性上各部の間隔のズ
レに対する余裕がｌｔＩｍ前後しかなく、２回のりソグ
ラフィ作業間での相対的な位置決めが非常に難しいとい
う問題がある。
しては、酸化膜６をリソグラフィ技術を用いて別々に開
口するが、デュアルゲートＪ−ＦＥＴの各部の寸法は第
１ゲートのゲート長が０．８〜１．５μｍ、第２ゲート
のゲート長が２〜６μｍと微細な上、それぞれの間隔が
８〜１５μｍぐらいで設計され、特性上各部の間隔のズ
レに対する余裕がｌｔＩｍ前後しかなく、２回のりソグ
ラフィ作業間での相対的な位置決めが非常に難しいとい
う問題がある。
本発明は第１ゲート領域と第２ゲート領域の製造を容易
なものにした半導体装置の製造方法を提供することを目
的としている。
なものにした半導体装置の製造方法を提供することを目
的としている。
本発明の半導体装置の製造方法は、第１及び第２のゲー
ト領域に相当する箇所の絶縁膜に夫々同時に窓を開設す
る工程と、浅い側のゲート領域の窓を覆うように多結晶
シリコン層を形成する工程と、前記各窓を通して同時に
不゛純物を注入して第１及び第２のゲート領域を形成し
、かつその深さをコントロールする工程とを含んでいる
。
ト領域に相当する箇所の絶縁膜に夫々同時に窓を開設す
る工程と、浅い側のゲート領域の窓を覆うように多結晶
シリコン層を形成する工程と、前記各窓を通して同時に
不゛純物を注入して第１及び第２のゲート領域を形成し
、かつその深さをコントロールする工程とを含んでいる
。
上述した製造方法では、第１及び第２のゲート領域を形
成する際の窓あけを１回のりソグラフィ作業で実行でき
、両領域間での相対位置ずれを無くして微細ゲートを実
現する。また、一方のゲート領域は多結晶シリコン層を
通して不純物を注入するために、自動的に一方のゲート
領域を他方に比較して浅く形成でき、ゲート領域のコン
トロールを容易にする。
成する際の窓あけを１回のりソグラフィ作業で実行でき
、両領域間での相対位置ずれを無くして微細ゲートを実
現する。また、一方のゲート領域は多結晶シリコン層を
通して不純物を注入するために、自動的に一方のゲート
領域を他方に比較して浅く形成でき、ゲート領域のコン
トロールを容易にする。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至第１図（ｅ）は本発明のデュアルゲー
トＪ−ＦＥＴの製造方法の第１実施例を工程順に示す縦
断面図である。
トＪ−ＦＥＴの製造方法の第１実施例を工程順に示す縦
断面図である。
先ず、第１図（ａ）のように、Ｐ型半導体基板１の主面
にｎ型半導体層２をエピタキシャル成長させ、ここに後
述するソース及び第２ゲート領域を裏面に接続するため
のｐ゛拡散層３を形成する。
にｎ型半導体層２をエピタキシャル成長させ、ここに後
述するソース及び第２ゲート領域を裏面に接続するため
のｐ゛拡散層３を形成する。
そして、半導体基板表面の酸化膜６を選択エツチングし
て窓をあけ、ここからｎ型不純物を導入してｎ°型半導
体領域からなるソース領域４及びドレイン領域５を形成
する。その後、第１ゲート領域及び第２ゲート領域に相
当する箇所の酸化膜６をリソグラフィ技術によって同時
に開口する。
て窓をあけ、ここからｎ型不純物を導入してｎ°型半導
体領域からなるソース領域４及びドレイン領域５を形成
する。その後、第１ゲート領域及び第２ゲート領域に相
当する箇所の酸化膜６をリソグラフィ技術によって同時
に開口する。
次いで、第１図（ｂ）のように、全面に２０００〜８０
００人の膜厚の多結晶シリコン層７を形成し、かつこの
多結晶シリコン層７を第２ゲート領域に対応する酸化膜
６の開口部の上に、開口部より数μｍ大きく残すように
エツチングする。このとき、多結晶シリコン層７の一部
は前記ｐ゛拡散層３のコンタクト部分にも残しておく。
００人の膜厚の多結晶シリコン層７を形成し、かつこの
多結晶シリコン層７を第２ゲート領域に対応する酸化膜
６の開口部の上に、開口部より数μｍ大きく残すように
エツチングする。このとき、多結晶シリコン層７の一部
は前記ｐ゛拡散層３のコンタクト部分にも残しておく。
しかる上で、第１図（Ｃ）のように、ボロンイオン注入
、又はＢＣｆ３拡散によりｐ゛型半導体領域からなる第
１ゲート領域８及び第２ゲート領域９を同時に形成し、
夫々のゲート６Ｎ域の拡散層の深さのコントロールを行
う。このとき、多結晶シリコン層７の膜厚の分だけ第２
ゲート領域９は第１ゲート領域８よりも浅く形成される
ことになる。なお、このときＰ１拡散層３にも、第２ゲ
ート領域９と同じ深さにｐ゛型半導体領域１０が形成さ
れる。
、又はＢＣｆ３拡散によりｐ゛型半導体領域からなる第
１ゲート領域８及び第２ゲート領域９を同時に形成し、
夫々のゲート６Ｎ域の拡散層の深さのコントロールを行
う。このとき、多結晶シリコン層７の膜厚の分だけ第２
ゲート領域９は第１ゲート領域８よりも浅く形成される
ことになる。なお、このときＰ１拡散層３にも、第２ゲ
ート領域９と同じ深さにｐ゛型半導体領域１０が形成さ
れる。
したがって、多結晶シリコン層７の膜厚やイオン注入エ
ネルギ等を適宜コントロールすることにより、各ゲート
６ｉ域８．９の深さを任意に設定することが可能となる
。
ネルギ等を適宜コントロールすることにより、各ゲート
６ｉ域８．９の深さを任意に設定することが可能となる
。
しかる上で、第１図（ｄ）のように、酸化膜６の必要箇
所にコンタクト窓をあけ、続いて第１図（ｅ）のように
全面にアルミニウム膜を形成し、かつこれを選択エツチ
ングすることによりアルミニウム電極１１を形成する。
所にコンタクト窓をあけ、続いて第１図（ｅ）のように
全面にアルミニウム膜を形成し、かつこれを選択エツチ
ングすることによりアルミニウム電極１１を形成する。
その上で、図示のように結線することにより、デュアル
Ｊ−ＦＥＴが完成される。
Ｊ−ＦＥＴが完成される。
したがって、この製造方法では、第１ゲート領域８と第
２ゲートＳＮ域９の形成に際しては、両ゲート領域に相
当する酸化膜６の開口を１回のりソゲラフイエ程で行う
ため、第１．第２ゲート領域間での相対的な位置ずれを
殆ど解消することができ、微細なゲート寸法を実現でき
る。また、第１゜第２ゲート領域の拡散層の深さは、多
結晶シリコン層７により第２ゲート領域９側を浅くでき
るので、両ゲート領域の拡散深さを同時にコントロール
でき、コントロール作業を容易なものにできる。
２ゲートＳＮ域９の形成に際しては、両ゲート領域に相
当する酸化膜６の開口を１回のりソゲラフイエ程で行う
ため、第１．第２ゲート領域間での相対的な位置ずれを
殆ど解消することができ、微細なゲート寸法を実現でき
る。また、第１゜第２ゲート領域の拡散層の深さは、多
結晶シリコン層７により第２ゲート領域９側を浅くでき
るので、両ゲート領域の拡散深さを同時にコントロール
でき、コントロール作業を容易なものにできる。
第２図（ａ）及び第２図（ｂ）は本発明の第２実施例の
主要工程を示す縦断面図である。なお、第１図（ａ）乃
至第１図（ｃ）に示した工程、即ち第１ゲートＭ域８及
び第２ゲート領域９を同時に形成するまでの工程は第１
実施例と全く同じであり、その図示は省略している。
主要工程を示す縦断面図である。なお、第１図（ａ）乃
至第１図（ｃ）に示した工程、即ち第１ゲートＭ域８及
び第２ゲート領域９を同時に形成するまでの工程は第１
実施例と全く同じであり、その図示は省略している。
この実施例では、第１及び第２ゲート領域８゜９を形成
した後、第２図（ａ）のように、第２ゲート領域９やＰ
゛半導体領域１０上に残されている多結晶シリコン層７
を除去している。
した後、第２図（ａ）のように、第２ゲート領域９やＰ
゛半導体領域１０上に残されている多結晶シリコン層７
を除去している。
その後に、酸化膜６にコンタクト部を開口し、かつアル
ミニウム電極１１を形成することにより、第２図（ｂ）
に示すデュアルＪ−ＦＥＴが製造できる。
ミニウム電極１１を形成することにより、第２図（ｂ）
に示すデュアルＪ−ＦＥＴが製造できる。
この実施例では多結晶シリコン層７上にアルミニウム電
極１１を形成していないため、多結晶シリコン層の段差
部で生じ易いアルミニウム配−線の断線を回避できると
いう利点がある。
極１１を形成していないため、多結晶シリコン層の段差
部で生じ易いアルミニウム配−線の断線を回避できると
いう利点がある。
以上説明したように本発明は、第１ゲート領域と第２ゲ
ート領域の形成に際しては、両ゲート領域に相当する絶
縁膜の開口を１回のりソゲラフイエ程で行うため、第１
．第２ゲー）？Ｊ域間での相対的な位置ずれを殆ど解消
することができ、微細なゲート寸法を実現できる。また
、第１．第２ゲート領域の拡散層の深さは、多結晶シリ
コン層により一方のゲートＳＮ域を他方のゲート領域に
比較して浅くできるので、両ゲート領域の拡散深さを同
時にコン−トロールでき、コントロール作業ヲ容易なも
のにできる効果がある。
ート領域の形成に際しては、両ゲート領域に相当する絶
縁膜の開口を１回のりソゲラフイエ程で行うため、第１
．第２ゲー）？Ｊ域間での相対的な位置ずれを殆ど解消
することができ、微細なゲート寸法を実現できる。また
、第１．第２ゲート領域の拡散層の深さは、多結晶シリ
コン層により一方のゲートＳＮ域を他方のゲート領域に
比較して浅くできるので、両ゲート領域の拡散深さを同
時にコン−トロールでき、コントロール作業ヲ容易なも
のにできる効果がある。
第１図（ａ）乃至第１図（ｅ）は本発明の製造方法の第
１実施例を工程順に示す縦断面図、第２図（ａ）及び第
２図（ｂ）は本発明の第２実施例の主要部の工程を示す
縦断面図、第３図（ａ）乃至第３図（ｅ）は従来のデュ
アルゲー）Ｊ−ＦＥＴの製造方法を工程順に示す縦断面
図、第４図はデュアルゲートＪ−ＦＥＴの等価回路図で
ある。 １・・・ｐ型半導体基板、２・・・ｎ型半導体領域（エ
ピタキシャル層）、３・・・ｐ゛拡散層、４・・・ｎ゛
半導体領域（ソース領域）、５・・・ｎ゛半導体領域（
ドレイン領域）、６・・・酸化膜、７・・・多結晶シリ
コン層、８・・・ｐ゛半導体領域（第１ゲート領域）、
９・・・ｐ゛半導体領域（第２ゲート領域）、１０・・
・ｐ゛半導体領域（コンタクト領域）、１１・・・アル
ミニウム電極。
１実施例を工程順に示す縦断面図、第２図（ａ）及び第
２図（ｂ）は本発明の第２実施例の主要部の工程を示す
縦断面図、第３図（ａ）乃至第３図（ｅ）は従来のデュ
アルゲー）Ｊ−ＦＥＴの製造方法を工程順に示す縦断面
図、第４図はデュアルゲートＪ−ＦＥＴの等価回路図で
ある。 １・・・ｐ型半導体基板、２・・・ｎ型半導体領域（エ
ピタキシャル層）、３・・・ｐ゛拡散層、４・・・ｎ゛
半導体領域（ソース領域）、５・・・ｎ゛半導体領域（
ドレイン領域）、６・・・酸化膜、７・・・多結晶シリ
コン層、８・・・ｐ゛半導体領域（第１ゲート領域）、
９・・・ｐ゛半導体領域（第２ゲート領域）、１０・・
・ｐ゛半導体領域（コンタクト領域）、１１・・・アル
ミニウム電極。
Claims (1)
- １、ソース領域とドレイン領域の間に、異なる深さに構
成した第１及び第２のゲート領域を有するデュアルゲー
ト接合型電界効果トランジスタの製造方法において、前
記第１及び第２のゲート領域に相当する箇所の絶縁膜に
夫々同時に窓を開設する工程と、浅い側のゲート領域の
窓を覆うように多結晶シリコン層を形成する工程と、前
記各窓を通して同時に不純物を注入して第１及び第２の
ゲート領域を形成し、かつその深さをコントロールする
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19162288A JPH0240965A (ja) | 1988-07-30 | 1988-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19162288A JPH0240965A (ja) | 1988-07-30 | 1988-07-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0240965A true JPH0240965A (ja) | 1990-02-09 |
Family
ID=16277703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19162288A Pending JPH0240965A (ja) | 1988-07-30 | 1988-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0240965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327534A (ja) * | 1989-06-23 | 1991-02-05 | Nec Corp | 接合型電界効果トランジスタ |
-
1988
- 1988-07-30 JP JP19162288A patent/JPH0240965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327534A (ja) * | 1989-06-23 | 1991-02-05 | Nec Corp | 接合型電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4980306A (en) | Method of making a CMOS device with trench isolation device | |
| JPH0355984B2 (ja) | ||
| JPH01151268A (ja) | 半導体装置の製造方法 | |
| JP2571004B2 (ja) | 薄膜トランジスタ | |
| JPH0240965A (ja) | 半導体装置の製造方法 | |
| JPS6298663A (ja) | 半導体集積回路装置 | |
| JP2662879B2 (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPS6333868A (ja) | Ｍｉｓ型電界効果トランジスタの製造方法 | |
| JPS63181378A (ja) | 半導体装置の製造方法 | |
| JPH04294585A (ja) | 縦型ｍｏｓ半導体装置の製造方法 | |
| JPH0212960A (ja) | 半導体装置の製造方法 | |
| JP2545924B2 (ja) | 接合型電界効果トランジスタの製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JP2635367B2 (ja) | 半導体装置の製造方法 | |
| JPS6395664A (ja) | 半導体装置の製造方法 | |
| JPH0346371A (ja) | 半導体装置の製造方法 | |
| JPH01270359A (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP2864581B2 (ja) | 半導体装置の製造方法 | |
| JPH0330307B2 (ja) | ||
| JPS6292359A (ja) | 半導体装置の製造方法 | |
| JPS6122476B2 (ja) | ||
| JPH0474434A (ja) | Ｂｉ―ＣＭＯＳ集積回路の製造方法 | |
| JPH05218421A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS6011471B2 (ja) | 半導体装置 | |
| KR20010057342A (ko) | 반도체장치의 제조방법 |