JPH0327534A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
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- JPH0327534A JPH0327534A JP16170589A JP16170589A JPH0327534A JP H0327534 A JPH0327534 A JP H0327534A JP 16170589 A JP16170589 A JP 16170589A JP 16170589 A JP16170589 A JP 16170589A JP H0327534 A JPH0327534 A JP H0327534A
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- JP
- Japan
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- region
- gate
- gate electrode
- type semiconductor
- resistance
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- Granted
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- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 229910052782 aluminium Inorganic materials 0.000 abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract 2
- 238000000034 method Methods 0.000 abstract 1
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- 230000015556 catabolic process Effects 0.000 description 3
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- 239000011229 interlayer Substances 0.000 description 2
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- 238000009429 electrical wiring Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は接合型電界効果トランジスタ（以下、Ｊ−ＦＥ
Ｔと称する）に関し、特に静電耐量の増大を図ったＪ−
ＦＥＴに関する。
Ｔと称する）に関し、特に静電耐量の増大を図ったＪ−
ＦＥＴに関する。
従来のこの種のＪ−ＦＥＴを第３図に示す。同図（ａ）
は平面図、同図（ｂ）はそのＣ−Ｃ線断面図である。こ
のＪ−ＦＥＴは、ｐ型半導体基板１の上にｎ型半導体層
２を形成し、かつこのｎ型半導体層２を前記ｐ型半導体
基板１に繋がるｐ゛型半導体領域３で区分けし、素子領
域を画或する。
は平面図、同図（ｂ）はそのＣ−Ｃ線断面図である。こ
のＪ−ＦＥＴは、ｐ型半導体基板１の上にｎ型半導体層
２を形成し、かつこのｎ型半導体層２を前記ｐ型半導体
基板１に繋がるｐ゛型半導体領域３で区分けし、素子領
域を画或する。
そして、ｎ型半導体層２の上には酸化ＩＩＩ４を形成し
、この酸化膜４に開設した窓を通してゲーｈ ｉＪｆ域
としてのｐ＋型半導体領域５と、ソース領域及びドレイ
ン領域としてのｎ゛型半導体領域６，７をそれぞれ形或
する。
、この酸化膜４に開設した窓を通してゲーｈ ｉＪｆ域
としてのｐ＋型半導体領域５と、ソース領域及びドレイ
ン領域としてのｎ゛型半導体領域６，７をそれぞれ形或
する。
そして、ゲート領域５は前記ｐ型半導体領域３を介して
ゲート電極としてのＰ型半導体基板１に接続し、ソース
領域６，ドレイン領域７はそれぞれアルξニウム配線８
で所要の配線を行っている。
ゲート電極としてのＰ型半導体基板１に接続し、ソース
領域６，ドレイン領域７はそれぞれアルξニウム配線８
で所要の配線を行っている。
〔発明が解決しようとする課題）
上述した従来のＪ−ＦＥＴは、ソース領域６及びドレイ
ン領域７にはアルミニウム配線８を接続して所要の電気
配線を行っているが、ゲー１・領域５はｐ＋半導体領域
３を介してｐ型半導体基板１に電気的接続を行っている
。このため、ゲート領域５に流れ込んだ電流はｐ゛型半
導体領域３を通してゲート電極としてのｐ型半導体基板
１に到達するため、電流がゲート電極に到達するのに時
間がかかる。このため、サージ電圧が印加された場合に
、これがゲート電極を通して外部に逃げるのに時間がか
かり、ゲー１・領域５で局部的な破壊が起こり易く、静
電耐量がバイポーラトランジスタに比較して低くなると
いう問題がある。
ン領域７にはアルミニウム配線８を接続して所要の電気
配線を行っているが、ゲー１・領域５はｐ＋半導体領域
３を介してｐ型半導体基板１に電気的接続を行っている
。このため、ゲート領域５に流れ込んだ電流はｐ゛型半
導体領域３を通してゲート電極としてのｐ型半導体基板
１に到達するため、電流がゲート電極に到達するのに時
間がかかる。このため、サージ電圧が印加された場合に
、これがゲート電極を通して外部に逃げるのに時間がか
かり、ゲー１・領域５で局部的な破壊が起こり易く、静
電耐量がバイポーラトランジスタに比較して低くなると
いう問題がある。
特に、近年のＪ−ＦＥＴは特性上の要求から微細化が進
み、ゲート長が１〜２μｍ．ゲー１・幅は２００〜３０
０μｍのものが多いため、ゲート８Ｎ域の拡散抵抗は大
きくなっており、上述した問題が顕著なものとなってい
る。
み、ゲート長が１〜２μｍ．ゲー１・幅は２００〜３０
０μｍのものが多いため、ゲート８Ｎ域の拡散抵抗は大
きくなっており、上述した問題が顕著なものとなってい
る。
本発明はゲート電極における電気抵抗を低減し、静電耐
量の向上を図ったＪ−ＦＥＴを提供することを目的とす
る。
量の向上を図ったＪ−ＦＥＴを提供することを目的とす
る。
本発明のＪ−ＦＥＴは、ソース・ドレインとしての一導
電型半導体基板の表面側に形成したゲート領域に金属配
線を接続し、この金属配線を通して前記ゲーＨＪ域を基
板の裏面側に形成したゲート電極に電気接続している。
電型半導体基板の表面側に形成したゲート領域に金属配
線を接続し、この金属配線を通して前記ゲーＨＪ域を基
板の裏面側に形成したゲート電極に電気接続している。
この構或では、ゲート領域には並列に金属配線が接続さ
れることになり、この金属配線の低抵抗特性によりゲー
ト領域及びゲー１〜電極にお番ノる電気抵抗を低減させ
る。
れることになり、この金属配線の低抵抗特性によりゲー
ト領域及びゲー１〜電極にお番ノる電気抵抗を低減させ
る。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例を示しており、第１図（ａ
）は平面図、第１図（ｂ）はそのＡ−Ａ線に沿う断面図
である。図において、ｌはゲー１・電極としてのｐ型半
導体基板１であり、この上にｎ型半導体層２を形成し、
かつこのｎ型半導体層２を前記ｐ型半導体基板１に繋が
るｐ゛型半導体領域３で区分けし、素子領域を画或ずる
。また、ｎ型半導体層２の上には酸化膜４を形成し、こ
の酸化膜４に開設した窓を通してゲート領域としてのｐ
゛型半導体領域５と、ソース領域及びドレイン領域とし
てのｎ゛型半導体領域６．７をそれぞれ形或する。
）は平面図、第１図（ｂ）はそのＡ−Ａ線に沿う断面図
である。図において、ｌはゲー１・電極としてのｐ型半
導体基板１であり、この上にｎ型半導体層２を形成し、
かつこのｎ型半導体層２を前記ｐ型半導体基板１に繋が
るｐ゛型半導体領域３で区分けし、素子領域を画或ずる
。また、ｎ型半導体層２の上には酸化膜４を形成し、こ
の酸化膜４に開設した窓を通してゲート領域としてのｐ
゛型半導体領域５と、ソース領域及びドレイン領域とし
てのｎ゛型半導体領域６．７をそれぞれ形或する。
そして、前記ゲート領域５、ソース領域６、ドレイン領
域７にはそれぞれ前記酸化膜４の窓に設けたアルミニウ
ム配線８を接続し、しかる上でゲート領域５は前記ｐ゛
型半導体領域３を介してゲート電極としてのｐ型半導体
基板１に接続している。また、ソース領域６．ドレイン
領域７はそれぞれソース電極９，ドレイン電極１０に電
気接続している。
域７にはそれぞれ前記酸化膜４の窓に設けたアルミニウ
ム配線８を接続し、しかる上でゲート領域５は前記ｐ゛
型半導体領域３を介してゲート電極としてのｐ型半導体
基板１に接続している。また、ソース領域６．ドレイン
領域７はそれぞれソース電極９，ドレイン電極１０に電
気接続している。
この構或によれば、ゲート領域５に流れ込んだ電流はゲ
ート領域５に接続した低抵抗のアルミニウム配線８を流
れ、かつｐ＋型半導体領域３を介してゲート電極として
のｐ型半導体基板１に流れる。このため、ゲート領域５
の拡散抵抗が大きい場合でもゲート電極に到達するまで
の時間を短縮することができる。これにより、サージ電
圧がゲート領域５に印加された場合でも、このサージ電
圧はアルミニウム配線８を通して瞬間的番こゲート電極
に達し、かつ外部に放出されるため、ゲート領域での局
部的な破壊を防止して静電耐量を向上することができる
。
ート領域５に接続した低抵抗のアルミニウム配線８を流
れ、かつｐ＋型半導体領域３を介してゲート電極として
のｐ型半導体基板１に流れる。このため、ゲート領域５
の拡散抵抗が大きい場合でもゲート電極に到達するまで
の時間を短縮することができる。これにより、サージ電
圧がゲート領域５に印加された場合でも、このサージ電
圧はアルミニウム配線８を通して瞬間的番こゲート電極
に達し、かつ外部に放出されるため、ゲート領域での局
部的な破壊を防止して静電耐量を向上することができる
。
第２図は本発明の第２実施例を示しており、第２図（ａ
）は平面図、第２図（ｂ）はそのＢ−Ｂ線に沿う断面図
である。なお、第１図と同一又は対応する部分には同一
符号を付してある。
）は平面図、第２図（ｂ）はそのＢ−Ｂ線に沿う断面図
である。なお、第１図と同一又は対応する部分には同一
符号を付してある。
この実施例では、ゲート領域５を格子状に配置し、この
ゲート領域５で囲まれる領域にそれぞれソース領域６．
ドレイン領域７を形成している。
ゲート領域５で囲まれる領域にそれぞれソース領域６．
ドレイン領域７を形成している。
このとき、ｐ＋型半導体領域３の一部にもゲート領域５
と同様のｐ゛型半導体領域５Ａを形成しておく。
と同様のｐ゛型半導体領域５Ａを形成しておく。
そして、ゲート領域５及び半導体領域５Ａ上には格子状
のアルミニウム配線８を形成し、ソース領域δ．ドレイ
ン領域７は層間絶縁膜１１上に形成した第２のアルミニ
ウム配線１２によって各領域のアルξニウム配線８を相
互に電気接続している。
のアルミニウム配線８を形成し、ソース領域δ．ドレイ
ン領域７は層間絶縁膜１１上に形成した第２のアルミニ
ウム配線１２によって各領域のアルξニウム配線８を相
互に電気接続している。
前記ゲート領域５のアルミニウム配線８ばｐ゛型半導体
領域５Ａ及びｐ゛型半導体領域３を介してｐ型半導体基
板１に電気接続している。
領域５Ａ及びｐ゛型半導体領域３を介してｐ型半導体基
板１に電気接続している。
この構成においても、ゲー１・領域５に低抵抗のアルミ
ニウム配線８を接続しているため、静電耐圧を向上でき
ることは第１実施例と同しである。
ニウム配線８を接続しているため、静電耐圧を向上でき
ることは第１実施例と同しである。
以上説明したように本発明は、半導体基板に形成したゲ
ート領域に金属配線を接続し、この金属配線を通してゲ
ート領域をゲート電極に電気接続しているので、この金
属配線によってゲート領域の電気抵抗が低減でき、サー
ジ電圧を瞬間的にゲート電極に流すことを可能にしてゲ
ート領域での局部的な破壊を防止し、Ｊ−ＦＥＴの静電
耐量を向上することができる効果がある。
ート領域に金属配線を接続し、この金属配線を通してゲ
ート領域をゲート電極に電気接続しているので、この金
属配線によってゲート領域の電気抵抗が低減でき、サー
ジ電圧を瞬間的にゲート電極に流すことを可能にしてゲ
ート領域での局部的な破壊を防止し、Ｊ−ＦＥＴの静電
耐量を向上することができる効果がある。
第１図は本発明の第１実施例を示し、同図（ａ）は平面
図、同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２図は
本発明の第２実施例を示し、同図（ａ）は平面図、同図
（ｂ）はそのＢ−Ｂ線に沿う断面図、第３図は従来のＪ
−ＦＥＴを示し、同図（ａ）は平面図、同図（ｂ）はそ
のＣ−Ｃ線に沿う断面図である。 ｌ・・・Ｐ型半導体火板、２・・・ｎ型゛１′一導体層
、３・・・ｐ゛型半導体領域、４・・・酸化膜、５・・
・ｐ゛型半導体領域、５Ａ・・・ｐ＋型半導体領域、６
．７・・・ｎ゛型半導体領域、８・・・アルごニウム配
線、９・・・ソー ス−ｍ極、１０・・・ドレイン電極
、ｌ１・・・層間絶縁膜、ｌ２・・・第２のアル旦ニウ
ム配線。 ＼↑
図、同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２図は
本発明の第２実施例を示し、同図（ａ）は平面図、同図
（ｂ）はそのＢ−Ｂ線に沿う断面図、第３図は従来のＪ
−ＦＥＴを示し、同図（ａ）は平面図、同図（ｂ）はそ
のＣ−Ｃ線に沿う断面図である。 ｌ・・・Ｐ型半導体火板、２・・・ｎ型゛１′一導体層
、３・・・ｐ゛型半導体領域、４・・・酸化膜、５・・
・ｐ゛型半導体領域、５Ａ・・・ｐ＋型半導体領域、６
．７・・・ｎ゛型半導体領域、８・・・アルごニウム配
線、９・・・ソー ス−ｍ極、１０・・・ドレイン電極
、ｌ１・・・層間絶縁膜、ｌ２・・・第２のアル旦ニウ
ム配線。 ＼↑
Claims (1)
- １、ソース・ドレインとしての一導電型半導体基板の表
面と裏面にそれぞれ反対導電型のゲート領域とゲート電
極を形成し、かつ該半導体基板の表面側には前記ソース
・ドレインに接続される金属配線と、前記ゲート領域に
接続される金属配線をそれぞれ形成し、かつゲート領域
はこの金属配線を通して前記ゲート電極に電気接続した
ことを特徴とする接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161705A JP3038722B2 (ja) | 1989-06-23 | 1989-06-23 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161705A JP3038722B2 (ja) | 1989-06-23 | 1989-06-23 | 接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327534A true JPH0327534A (ja) | 1991-02-05 |
| JP3038722B2 JP3038722B2 (ja) | 2000-05-08 |
Family
ID=15740310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161705A Expired - Lifetime JP3038722B2 (ja) | 1989-06-23 | 1989-06-23 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038722B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053534A (ja) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | 接合型ｆｅｔおよびその製造方法 |
| JP2009043923A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2009216362A (ja) * | 2008-03-13 | 2009-09-24 | Toyo Eng Works Ltd | 加湿パン |
| WO2011104981A1 (ja) | 2010-02-25 | 2011-09-01 | 参天製薬株式会社 | レボフロキサシンもしくはその塩またはそれらの溶媒和物を含有する眼感染症治療用点眼剤、眼感染症の治療方法、レボフロキサシンもしくはその塩またはそれらの溶媒和物、ならびにその使用 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240965A (ja) * | 1988-07-30 | 1990-02-09 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-06-23 JP JP1161705A patent/JP3038722B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240965A (ja) * | 1988-07-30 | 1990-02-09 | Nec Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053534A (ja) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | 接合型ｆｅｔおよびその製造方法 |
| JP2009043923A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2009216362A (ja) * | 2008-03-13 | 2009-09-24 | Toyo Eng Works Ltd | 加湿パン |
| WO2011104981A1 (ja) | 2010-02-25 | 2011-09-01 | 参天製薬株式会社 | レボフロキサシンもしくはその塩またはそれらの溶媒和物を含有する眼感染症治療用点眼剤、眼感染症の治療方法、レボフロキサシンもしくはその塩またはそれらの溶媒和物、ならびにその使用 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3038722B2 (ja) | 2000-05-08 |
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