JPH0241023A - Ｃｍｏｓアナログクロスポイント・スイッチ・マトリックス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はスイッチングデバイスに関し、更に詳述すれば
、従来のデバイスよりも小さい面積のシリコン基板を用
いて構成することができるＭＯ９ＦＥＴスイッチアレイ
に関するものである。

従来の技術 一連の入力を一連の出力に接続するアナログ式クロスポ
イントスイッチは、一般に、シリコン基板上にＭＯＳ　
　ＦＥＴトランジスタを個別に形成して構成していた。

各個別のトランジスタを他のトランジスタから分離し、
アレイのｎ入力をｍ出力に接続するスイッチングアレイ
を構成するためには、全体でｎＸｍ個のトランジスタが
必要となる。

これらトランジスタがオン時の抵抗値を減少させるため
、これらトランジスタは通常大きな特性を持ったもので
構成される。その結果、ＩＣ回路の多くの面積はアレイ
を構成するために用いられ、生産コストを上げると共に
歩止まりを悪くするものである。

発明が解決しようとする課題 本発明はアレイの構成に関し、二つの実施例が示されて
いる。本発明においては、アレイに用いられるシリコン
基板の表面積か非常に減少させられると共に、なおかつ
、従来のクロスポイント式のものと同数のトランジスタ
を提供するものである。個別のスイッチングトランジス
タを用いてアレイ構造を構成する場合、不純物拡散領域
の数は２ＸｎＸｍであるのに対し、本発明の第１の実施
例においてはこの数が（２／３）ＸｎＸｍであり、また
他の実施例においてはこの拡散領域の数は（ｎ　Ｘ　ｍ
）／２＋１にまで減少させることができる。各不純物拡
散領域はシリコン基板の特定部分を用いるので、後者の
実施例においては、拡散領域に必要な基板表面の面積は
従来の一つのトランジスタ構成に比べ約１／４もしくは
それ以下に減少させることができる。この結果、生産コ
ストの低下及び歩止まりの向上を図ることが可能となる
。

課題を解決するための手段 電界効果トランジスタ（ＦＥＴ）を介して複数の入力を
複数の出力に接続する半導体クロスポイント装置の改良
は次のようにして得ることができる。

各ＦＥＴをシリコン基板において一対の不純物拡散領域
で構成し、その一方の領域をソースとして用いると共に
他方の領域をドレインとして用い、両領域はその間で絶
律されたゲートを有するチャンネル領域により分離する
よう構成される。一対のＦＥＴの一対の拡散領域は共通
に用いられ、つの中央拡散領域により構成されると共に
、該−つの拡散領域の両側に設けた個々のＦＥＴはチャ
ンネル領域で分離され、一対のＦＥＴの拡散領域から分
離されている。一つの拡散領域は一つの出力に接続され
、個別の複数の拡散領域は対応する個別の複数の出力に
接続され、絶縁されたゲートの一つ又は両方にスイッチ
ング信号を加えることにより、対応する個別の入力の一
つもしくは両方にスイッチ動作により接続される。

別の実施例においては、一つの拡散領域が複数集まった
一群のものが順次別の出力に接続され、そのグループの
ＦＥＴの個別の拡散領域の各々は一つの入力に一体とな
って接続され、そのグループの個別の拡散領域の他のも
のは一体となって他の入力に接続され、これにより該一
方及び他方の入力はＦＥＴにより個別に異なった出力の
いずれかに接続されることとなる。

好ましい実施例においては、同じ入力に接続される異な
ったＦＥＴの個別の拡散領域の対は共通して形成され、
個別の単一拡散領域を形成する。

好ましくは個別の単一の拡散領域及び中央の単一の拡散
領域は交互に連続して配列され種々のトランジスタが形
成されるチャンネル領域により分離されている。その結
果、共通の拡散領域を有するトランジスタが一連に配列
されたものが形成されるが、列の終端におけるトランジ
スタについては、その外側に設けた拡散領域は他のもの
と共通にして形成されない。

なお、いうまでもなく入力と出力を逆にとることも可能
であり、この実施例で入力とされているところを出力と
解することもでき、またその逆も可能である。

裏檄■ 第１図はクロスポイントスイッチアレイの概略図を示す
。コロムＸの各入力、即ちＸＯ，ＸＩ・・・Ｘｎはコロ
ムＹの各出力、即ちＹＯ，Ｙｌ・・・Ｙｍの夫々に接続
可能に設けられている。接続はスイッチ２より行なわれ
る。好ましくはスイッチは個別のＹＯ８ＦＥＴトランジ
スタ（以下ＦＥＴという）により構成される。

第２図はスイッチングトランジスタ２のアレイを示す一
方、第３図は任意の一つのトランジスタの断面図を示す
。ここに示すトランジスタは発明をより明確にするため
、通常用いられる導電性の金属層は省略されている。

各ＦＥＴはソースまたはドレインを構成する不純物拡散
領域３と、もう一方のドレインまたはソースを形成する
不純物拡散領域５から成り、両者はチャンネル領域４に
より分離されている。これら複数のソース、複数のドレ
イン及び複数のチャンネルは公知の方法によりシリコン
基板６に形成される。

チャンネル領域の上には絶縁層７が例えば酸化シリコン
によって形成される。絶縁層７の上には例えばシリコン
の結晶体で形成される導電性を有するゲート層８が形成
される。

当業者には明らかなように、ゲート端子９に適当な電圧
を加えれば入力端子！０からソースまたはドレイン領域
３に加えられた信号が、チャンネル領域４を介して出力
端子２に伝えられる。

上述したスイッチングトランジスタの夫々は各入力Ｘ０
−Ｘｎ及び各出力ＸＯ−Ｘｍとの間に接続され、スイッ
チングアレイまたはマトリックスを形成する。

第４図及び第５図に示す本発明に係る第１実施例におい
ては、一対の入力すなわちＸＯ及びＸｌの間に接続され
た一対のＦＥＴの不純物が拡散されたソースまたはドレ
イン領域の対となったもの及び一つの出力すなわちＹＯ
は、一つの中央の拡散領域１２を形成し、共通に用いら
れる。中央の単一の拡散領域は、各ＦＥＴのチャンネル
領域１３及び１４により、一対のＦＥＴの個別の拡散領
域１５及び１６から分離される。従って共通の不純物拡
散領域Ｉ２は、ソースまたはドレインを構成する一方、
領域１５及び１６は該共通領域１２を有する二つのトラ
ンジスタに対しドレインまたはソースを構成する。ゲー
ト１７及び１８は、夫々絶縁誘電体１９及び２０により
、チャンネル領域１３及び１４から絶縁されている。第
５図に示すデバイスにおいては、二つの入力２Ｉ及び２
２が二つのＦＥＴにより接続され、一つの出力端子２３
が構成されている。

この点、第２図に示す二つのトランジスタ２４Ａ及び２
４Ｂは、入力領域ＸＯ及びＸＩ並びに出力ＹＯを有し、
その上に最終的な金属層が設けられ、スイッチングマト
リックスを構成する。これにより、二つの出力ＹＯは互
いに接続されることになる。これに対し本発明（第４図
）においては、二つのトランジスタの拡散領域を共通に
用い、つの出力、すなわち例示の場合は出力ＹＯに接続
することにより、同様な構成を達成することができる。

第４図には、夫々が二つのクロスポイントを形成する対
型トランジスタの例が４つ示されている。

図示するごとく、各マルチトランジスタの二つの入力は
入力ＸＯ及びＸＩに接続されると共に、その出力は個別
の出力ターミナルＹＯ１Ｙ１、Ｙ２、Ｙ３、等に接続さ
れる。第４図に示す例においては、２×４マトリツクス
が示されているが、同様な構成でより大きな配列を持た
せることは当業者には容易に理解できる。また、いうま
でもなく、入力及び出力は逆の構成とすることも可能で
ある。

以上の構成により一つのトランジスタ対し、つの拡散領
域及び一つのトランジスタの回りに必要とされる絶縁領
域をなくしシリコンチップ状のスペースを省略化するこ
とが可能である。従来例にあっては２ＸｎＸｍ個のソー
ス及びドレイン拡散領域が必要とされていたのに対し、
第４図及び第５図に示す実施例においてはｎＸｍＸ２／
３の拡散領域を必要とし、従来のものと同じ数だけのク
ロスポイントを構成することができる。

第６図及び第７図は本発明の好ましい実施例のシリコン
チップの断面図を示す。この例においては、第４図で示
した実施例において同じ入力に接続された異なったＦＥ
Ｔの個別の拡散領域の対は共通に構成され、一つの兼用
拡散領域を構成する。

したがって、第６図に示すように、兼用拡散領域及び中
央拡散領域は交互にかつ連続して一列に配列され、互い
にチャンネル領域により分離される。

第６図の構成を、第４図の構成との比較において説明す
る。第４図に示すトランジスタを直列に接続すれば第６
図に示す構成を得ることができる。

すなわち、トランジスタ２４及び２５の下部の二つの拡
散領域すなわち入力）ｌと表示されている部分に接続さ
れている部分を互いに共通に形成し、トランジスタ２５
及び２６の二つの上部の拡散部分すなわち入力ＸＯとを
表示されている部分に接続されている部分を共通にし、
更にトランジスタ２６及び２７の入力Ｘｉに接続された
二つの下部の拡散領域を共通に設けることにより達成さ
れる。

指標Ｘ０−Ｘｎは種々の拡散領域から種々の対応する表
示された入力部への接続関係を示し、指標ＹＯ−Ｙｎは
対応して表示された出力部への接続関係を示す。一端に
は、非共通なソースまたはドレイン用の一つの拡散領域
１５が入力ＸＯに接続されるために形成されており、そ
の次に、上述したように出力ＹＯに接続されるための二
つのトランジスタ用の共通な拡散領域Ｉ２が形成され、
その次に、もし分離されているならば、入力Ｘ１に接続
され、トランジスタ２４及び２５の他方のドレインまた
はソースを構成するための共通な拡散領域２８が形成さ
れ、その次に、共通拡散領域１２に対応すると共に、ト
ランジスタ２５においては出力ｙｔに接続するだめの共
通拡散領域２９が形成され、その次に第４図に示すトラ
ンジスタ２５及び２６に相当する領域の共通拡散領域３
０であって入力ＸＯに接続されるものが形成され、以下
同様に構成される。これら領域はチャンネル領域及びゲ
ート１８．１８ａ・・・１８ｎ等により分離されている
。そのアレイの終端には終端トランジスタ用の非共通な
ソースまたはドレインとして用いられる拡散領域３１が
形成される。

第５図と類似な第７図は、上述の構成の断面図を示し、
ここでは兼用拡散領域及び中央拡散領域は交互に一列に
配列され、互いにチャンネル領域により分離されている
。

第７図に示す実施例においては第４図及び第５図で示し
た実施例の拡散領域の数よりも更に減少させられており
その数は（ｎｘｍ）ｘ　１　／　２　＋　１となってい
る。

第７図から明らかなように、拡散領域１５は入力２１に
接続され、それは更に入力端子ＸＯへと接続され、拡散
領域１２は出力端子２３に接続され、それは更に出力端
子ＹＯに接続され、拡散領域２８は端子３２を介してさ
らに出力ＸＩへと接続され、拡散領域２９は端子３３を
介して出力Ｙｌに接続され、拡散領域３０は端子３４を
介して入力ＸＯに接続され、以下同様に構成される。

発明の効果 上述のように構成することにより、大きなりロスポイン
トスイッチアレイを形成することが可能となる。この実
施例によれば、拡散領域に必要なシリコン基板上の面積
は、第２図に示した従来例のものが必要とした面積に比
べ約１／４減少させることが可能となる。したがって、
従来のものと同様な特性、サイズを持つデバイスに比べ
、クロスポイント当たりの抵抗値を増加させることなく
、経済性および歩止まり等において改善することが可能
となる。

以上詳述したごとく本発明は所期の目的を達成する有益
なものであって、本発明の構成は上述の実施例に限るこ
となく、請求の範囲から把握されるすべてが本発明を構
成するものとする。

【図面の簡単な説明】

第１図はクロスポイントスイッチアレイの概略図、第２
図はシリコン基板により構成されたトランジスタの典型
的な公知の配列を示し、金属層を省略したものの平面図
、第３図は第１図に基づく構成の公知の単一ＦＥＴスイ
ッチの断面図、第４図は本発明の第１実施例に基づく一
群のトランジスタアレイの平面図、第５図は第４図に示
すトランジスタの一つの断面図、第６図は本発明の好ま
しい実施形態の平面図、第７図は第６図のアレイの一部
分の断面図である。 １２・・・中央の拡散領域、 １３．１４・・・チャンネル領域、 １５．１６・・・拡散領域、 １７．１８　・　・　・ゲート、 １９．２０・・・絶縁誘電体。

Claims (1)

1. 【特許請求の範囲】 １、電界効果トランジスタ（ＦＥＴ）スイッチを介して
   複数の出力に接続可能な複数の入力を有する半導体クロ
   スポイントスイッチであって、各ＦＥＴはシリコン基板
   に一対の不純物拡散領域を有し、各拡散領域は、ソース
   又はドレインとして作用すると共に、上層に形成した絶
   縁ゲートを有するチャンネル領域により分離され、一対
   のＦＥＴ用の一対の拡散領域は、共通に設けられて一つ
   の中央拡散領域を形成すると共に、一つの中央拡散領域
   の両側のＦＥＴのチャンネル領域によ−て該一対のＦＥ
   Ｔの個別の拡散領域から分離されて構成されることによ
   り、該絶縁ゲートの一方又は両者に加わるスイッチング
   信号により、該一つの拡散領域は、一つの出力に接続さ
   れると共に、個別の複数の拡散領域は、対応する個別の
   複数の入力に接続され、その結果該個別の複数の入力の
   両者又は一方は該一つの出力にスイッチ接続されること
   を特徴とした半導体クロスポイントスイッチ装置。 ２、請求項１記載の装置であって、該一つの拡散領域の
   一群の一連となったものは、それぞれ異った出力に接続
   され、個別のＦＥＴの個別の拡散領域の一群となったも
   のの一つは、一緒に一つの入力に接続され、個別の拡散
   領域の一つの他のものは一緒に他の入力に接続されるこ
   とにより、該一つの入力及び他の入力は、ＦＥＴにより
   該一連の出力のひとつに個別にスイッチ操作されること
   を特徴とするもの。 ３、請求項２記載の装置であって、同じ入力に接続され
   る個別のＦＥＴの個別の拡散領域の対は、共通に設けら
   れ、兼用拡散領域を形成することを特徴とするもの。 ４、請求項１記載の装置であって、該兼用拡散領域及び
   該中央拡散領域は交互に一列に配置されると共に、該チ
   ャンネル領域により分離されていることを特徴とするも
   の。