JPH0241025A

JPH0241025A - 排他的論理和回路

Info

Publication number: JPH0241025A
Application number: JP19167388A
Authority: JP
Inventors: Masaya Yamaguchi; 山口　正也
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-07-31
Filing date: 1988-07-31
Publication date: 1990-02-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ＣＭＯ８論理回路で構成される排他的論理和
回路に関する。

［従来の技術］従来より、排他的論理和を実現する回路として第２図に
示すものが知られている。この回路は、入力端子Ａ、Ｂ
を入力とするＮＯＲゲート１及びＡＮＤゲート２と、こ
れらＮＯＲゲート１とＡＮＤゲート２の出力を入力とし
出力端子Ｘに排他的論理和結果を出力するＮＯＲゲート
３とにより構成されている。

第３図の回路は、第２図の回路を実際のＣＭＯ８論理回
路で実現したものである。ＮＯＲゲート１は、ＰＭＯＳ
トランジスタｐＨ，ＰＩ３の直列回路と、ＮＭＯＳトラ
ンジスタＮｌｌ、Ｎ１２の並列回路とにより構成される
。ＡＮＤゲート２はＰＭＯ３）−ランジスタＰ１Ｂ、Ｐ
１４の並列回路及びＮＭＯＳトランジスタＮ１３．Ｎ１
４の直列回路からなるＮＡＮＤゲートと、ＰＭＯ３）−
ランジスタＰ１５及びＮＭＯ３トランジスタＮ１５から
なるインバータとにより構成される。また、ＮＯＲゲー
ト３は、ＮＯＲゲート１と同様に、ＰＭＯＳトランジス
タＰ１６．ＰＩ３の直列回路と、ＮＭＯ３）−ランジス
タＮ１６．Ｎ１７の並列回路とにより構成されている。

以上の回路において、入力端子Ａ、Ｈに論理レベル「Ｌ
」　（以下りと記述する）が入力された場合、ＮＯＲゲ
ート１の出力は論理レベルｒＨ。

（以下Ｈと記述する）、ＡＮＤゲート２の出力はり、Ｎ
ＯＲゲート３の出力はＬとなり、出力端子ＸはＬとなる
。入力端子ＡにＨ１入力端子ＢにＬが入力された場合及
び入力端子ＡにＬ、入力端子ＢにＨが入力された場合は
、共にＮＯＲゲート１の出力り、ＡＮＤゲート２の出力
はり、ＮＯＲゲート３の出力はＨとなり、出力端子Ｘは
Ｈとなる。

入力端子Ａ、ＢにＨが入力された場合、ＮＯＲゲート１
の出力はり、ＡＮＤゲート２の出力はＨ１ＮＯＲゲート
３の出力はＬとなり、出力端子ＸはＬとなる。

［発明が解決しようとする課題］上述した従来の排他的論理和回路では、７個のＰＭＯＳ
トランジスタと７個のＮＭＯ３トランジスタを用いて構
成されているため、半導体素子数が多く、半導体集積回
路を構成する場合、回路規模の増大及び配線の困難化が
生じる欠点があった。

本発明はかかる問題点に鑑みてなされたものであって、
少ない素子数で構成でき、半導体集積回路の小形化及び
配線の簡素化に寄与し得る排他的論理和回路を提供する
ことを目的とする。

［課題を解決するための手段］本発明に係る排他的論理和回路は、第１、第２の入力端
子及び出力端子と、前記第１の入力端子からの入力論理
を反転させるインバータを構成する第１のＰＭＯＳトラ
ンジスタ及び第１のＮＭＯＳトランジスタと、ソースが
電源に接続され前記第１の入力端子からの入力論理をゲ
ートに入力する第２のＰＭＯＳトランジスタと、ソース
が接地され前記インバータの出力をゲートに入力する第
２のＮＭＯ３トランジスタと、前記第２のＰＭＯＳトラ
ンジスタのドレインと前記第２の入力端子との間に接続
され前記インバータの出力をゲートに入力する第３のＰ
ＭＯＳトランジスタと、前記第２のＮＭＯＳトランジス
タのドレインと前記第２の入力端子との間に接続され前
記第１の入力端子からの入力論理をゲートに入力する第
３のＮＭＯ３トランジスタと、前記第２の入力端子と前
記出力端子との間に接続され前記第１の入力端子からの
入力論理をゲートに入力する第４のＰＭＯＳトランジス
タと、前記第２の入力端子と前記出力端子との間に接続
され前記インバータの出力をゲートに入力する第４のＮ
ＭＯ３トランジスタと、電源と前記出力端子との間に接
続され前記第２のＰＭＯＳトランジスタと第３のＰＭＯ
Ｓトランジスタとの接続点をゲートに入力する第５のＰ
ＭＯＳトランジスタと、前記出力端子と接地との間に接
続され前記第２のＮＭＯ９トランジスタと第３のＮＭＯ
３トランジスタとの接続点をゲートに入力する第５のＮ
ＭＯＳトランジスタとを具備したことを特徴とする。

［作用］第１の入力端子から入力される論理レベルがＨであると
、これをゲート入力とする第２のＰＭＯＳトランジスタ
及び第３のＮＭＯ３トランジスタが夫々オフ及びオンと
なる。また、インバータは第１の入力端子からの入力論
理を反転させ、Ｌを出力する。従って、これをゲート入
力とする第３のＰＭＯＳトランジスタ及び第２のＮＭＯ
３トランジスタが夫々オン及びオフとなる。この状態で
は、第２の入力端子の入力論理が、第３のＰＭＯＳトラ
ンジスタを介して第５のＰＭＯＳ）−ランジスタのゲー
トに伝えられ、第３のＮＭＯ３トランジスタを介して第
５のＮＭＯＳトランジスタのゲートに伝えられる。従っ
て、第２の入力端子がＨであれば出力端子はし、第２の
入力端子がしてあれば出力端子はＩ（となる。

一方、第１の入力端子から入力される論理レベルがして
あると、これをゲート入力とする第２のＰＭＯＳトラン
ジスタ及び第３のＮＭＯＳトランジスタが夫々オン及び
オフとなる。また、インバータの出力はＨとなるので、
これをゲート入力とする第３のＰＭＯＳトランジスタ及
び第２のＮＭＯＳトランジスタは夫々オフ及びオンとな
る。従って、第５のＰＭＯＳトランジスタのゲートはＨ
１第５のＮＭＯＳトランジスタのゲートはＬに夫々固定
されるので、出力端子はフローティング状態となる。こ
の場合に、トランスファゲートを構成する第４のＰＭＯ
Ｓ及びＮＭＯＳトランジスタは共にオンするので、第２
の入力端子の入力論理レベルは、そのまま出力端子に伝
達される。従って、第２の入力端子の入力がＨであれば
出力端子はＨになり、第２の入力端子がしてあれば出力
端子はＬとなる。

このように、本発明は５つのＰＭＯＳトランジスタと、
５つのＮＭｏ５トランジスタの計１０個のトランジスタ
だけで排他的論理和回路を構成できる。

［実施例］以下、第１図に基いて本発明の一実施例について説明す
る。

図中Ａ、Ｂ、Ｘは夫々第１の入力端子、第２の入力端子
、出力端子を示している。

電源と接地との間に接続された第１のＰＭＯＳトランジ
スタＰ１及び第１のＮＭＯ８トランジスタＮ１は、ドレ
イン同士及びゲート同士が接続されてＣＭＯＳインバー
タを構成している。このインバータは、第１の入力端子
Ａからの入力論理を反転させる。

また、電源ｖＤＤと接地との間には、電源ＶｐＯ側から
、第２のＰＭＯＳトランジスタＰ２、第３のＰＭＯＳト
ランジスタＰ３、第３のＮＭＯ９トランジスタＮ３及び
第２のＮＭＯ３トランジスタＮ２が、この順に接続され
ている。第２のＰＭＯＳトランジスタＰ２と第３のＮＭ
Ｏ３トランジスタＮ３のゲートには前記第１の入力端子
からの入力論理が入力され、第３のＰＭＯＳトランジス
タＰ３と第２のＮＭＯ３トランジスタＮ２のゲートには
前記インバータの出力が入力されている。第３のＰＭＯ
ＳトランジスタＰ３のドレインと、第３のＮＭＯＳトラ
ンジスタＮ３のドレインとの接続点には第２の入力端子
Ｂが接続されている。

第２の入力端子Ｂと出力端子Ｘとの間には、第４のＰＭ
ＯＳトランジスタＰ４と第４のＮＭＯＳトランジスタＮ
４とが並列に接続され、両端子Ｂ、Ｘ間のトランスファ
ーゲートを構成している。第４のＰＭＯＳトランジスタ
Ｐ４のゲートには、第１の入力端子Ａからの入力論理が
入力され、第４のＮＭｏ５トランジスタＮ４のゲートに
は、インバータの出力が入力されている。

更に、電源ＶＤＤと接地との間には、第５のＰＭＯＳト
ランジスタＰ５及び第５のＮＭＯ３トランジスタＮ５が
接続されている。その共通接続されたドレインは、出力
端子Ｘに接続されている。第５のＰＭＯＳトランジスタ
Ｐ５のゲートは、前記第２のＰＭＯＳトランジスタＰ２
と第３のＰＭＯＳトランジスタＰ３との接続点に接続さ
れている。

また、第５のＮＭＯ５）−ランジスタＮ５のゲートは、
前記第３のＮＭＯＳトランジスタＮ３と第２のＮＭＯ３
トランジスタＮ２との接続点に接続されている。

次に、このように構成された排他的論理和回路の動作に
ついて説明する。

先ず、入力端子ＡがＨの場合、これをゲート入力とする
トランジスタＰ２．Ｎ３．Ｐ４が夫々オフ、オン、オフ
となる。

一方、インバータの出口はＬとなるので、これをゲート
入力とするトランジスタＰ３．Ｎ２．Ｎ４は夫々オン、
オフ、オフとなる。従って、この状態では、入力端子Ｂ
の論理レベルはトランジスタＰ３を伝わり、トランジス
タＰ５のゲートへ与えられると共に、トランジスタＮ３
を伝わり、トランジスタＮ５のゲートへ伝達される。こ
のとき、入力端子ＢにＨが入力されると、これがトラン
ジスタＰ５．Ｎ５のゲートに入力され、トランジスタＰ
５がオフ、トランジスタＮ５がオンとなり、出力端子Ｘ
はＬどなる。また、入力端子ＢにＬが入力されると、こ
れがトランジスタＰ５．Ｎ５のゲートに入力され、トラ
ンジスタＰ５がオン、トランジスタＮ５がオフし、出力
端子ＸはＨとなる。

次に、入力端子ＡがＬの場合、これをゲート入力とする
トランジスタＰ２．Ｎ３．Ｐ４が夫々オン、オフ、オン
となる。一方、インバータの出力はＨとなるので、これ
をゲート入力とするトランジスタＰ３．Ｎ２．Ｎ４は夫
々オフ、オン、オンとなる。この状態では、トランジス
タＰ４．Ｎ４からなるトランスファゲートが導通状態と
なるので、入力端子Ｂの論理レベルはトランジスタＰ４
゜Ｎ４を介して出力端子Ｘに伝達される。従って、入力
端子ＢにＨが入力されると、出力端子ＸはＩ４、入力端
子ＢにＬが入力されると出力端子ＸはＬとなる。

この結果、上記回路は入力端子Ａ、ＢがＨＨ。

ＨＬ、ＬＨ，ＬＬで出力端子Ｘが夫々Ｌ、Ｈ，Ｈ１Ｌと
なり、排他的論理和か得られることが分かる。

以上のように本実施例の回路は少ない素子数で排他的論
理和回路を構成できる。

［発明の効果］以上説明したように本発明によれば、５個のＰＭＯＳト
ランジスタと５個のＮＭＯＳトランジスタの計１０個の
トランジスタにより排他的論理和回路を構成することが
でき、従来、７個のＰＭＯＳトランジスタと７個のＮＭ
ＯＳトランジスタの計１４個のトランジスタが必要であ
ったのに対し、回路の小形化及び配線の簡単化を図るこ
とができ、これにより集積度の向上を図ることができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係る排他的論理和回路の回路
図、第２図は従来の排他的論理和回路のブロック図、第
３図は同回路をＭＯＳトランジスタによって構成した回
路図である。１．３；ＮＯＲゲート、２；ＡＮＤゲート、Ａ。

Claims

【特許請求の範囲】

（１）第１、第２の入力端子及び出力端子と、前記第１
の入力端子からの入力論理を反転させるインバータを構
成する第１のＰＭＯＳトランジスタ及び第１のＮＭＣＯ
Ｓトランジスタと、ソースが電源に接続され前記第１の
入力端子からの入力論理をゲートに入力する第２のＰＭ
ＯＳトランジスタと、ソースが接地され前記インバータ
の出力をゲートに入力する第２のＮＭＯＳトランジスタ
と、前記第２のＰＭＯＳトランジスタのドレインと前記
第２の入力端子との間に接続され前記インバータの出力
をゲートに入力する第３のＰＭＯＳトランジスタと、前
記第２のＮＭＯＳトランジスタのドレインと前記第２の
入力端子との間に接続され前記第１の入力端子からの入
力論理をゲートに入力する第３のＮＭＯＳトランジスタ
と、前記第２の入力端子と前記出力端子との間に接続さ
れ前記第１の入力端子からの入力論理をゲートに入力す
る第４のＰＭＯＳトランジスタと、前記第２の入力端子
と前記出力端子との間に接続され前記インバータの出力
をゲートに入力する第４のＮＭＯＳトランジスタと、電
源と前記出力端子との間に接続され前記第２のＰＭＯＳ
トランジスタと第３のＰＭＯＳトランジスタとの接続点
をゲートに入力する第５のＰＭＯＳトランジスタと、前
記出力端子と接地との間に接続され前記第２のＮＭＯＳ
トランジスタと第３のＮＭＯＳトランジスタとの接続点
をゲートに入力する第５のＮＭＯＳトランジスタとを具
備したことを特徴とする排他的論理和回路。