JPH0241776B2 - - Google Patents
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- JPH0241776B2 JPH0241776B2 JP58154441A JP15444183A JPH0241776B2 JP H0241776 B2 JPH0241776 B2 JP H0241776B2 JP 58154441 A JP58154441 A JP 58154441A JP 15444183 A JP15444183 A JP 15444183A JP H0241776 B2 JPH0241776 B2 JP H0241776B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- volatile memory
- data transfer
- memory
- semiconductor
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
- G06F11/1441—Resetting or repowering
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2015—Redundant power supplies
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体フアイルのデータ保持方式に
関し、特に高速アクセス化と揮発性対策が可能な
半導体フアイルのデータ退避・復元方式に関する
ものである。
関し、特に高速アクセス化と揮発性対策が可能な
半導体フアイルのデータ退避・復元方式に関する
ものである。
外部記憶装置（以下フアイルと記す）の記録媒
体としては、従来より、磁気デイスク、磁気ドラ
ムおよび磁気テープ等のメモリ媒体が使用されて
きたが、これらは回転時間や位置決め時間のため
半導体メモリから成るメイン・メモリに比べて５
桁程度アクセス時間が長く、この間のアクセス・
ギヤツプをどうして埋めるかが問題となつてい
た。
体としては、従来より、磁気デイスク、磁気ドラ
ムおよび磁気テープ等のメモリ媒体が使用されて
きたが、これらは回転時間や位置決め時間のため
半導体メモリから成るメイン・メモリに比べて５
桁程度アクセス時間が長く、この間のアクセス・
ギヤツプをどうして埋めるかが問題となつてい
た。
そこで、フアイルの記録媒体として、ランダ
ム・アクセス型の半導体メモリ素子を使用する試
みが、半導体メモリ素子の急激な大容量化、低価
格化に加え、フアイルに対する高速アクセス化の
要求により徐々に実現されつつある。
ム・アクセス型の半導体メモリ素子を使用する試
みが、半導体メモリ素子の急激な大容量化、低価
格化に加え、フアイルに対する高速アクセス化の
要求により徐々に実現されつつある。
しかし、半導体メモリ素子には、電源断時、内
容データが揮発するという欠点があり、この対応
策として各種のデータ保持方式が考えられてい
る。
容データが揮発するという欠点があり、この対応
策として各種のデータ保持方式が考えられてい
る。
従来のデータ揮発性フアイルのデータ保持方式
は、電源断時に、中央処理装置の指令により揮発
性フアイルの内容の一部を不揮発性メモリに記憶
するものであつた。
は、電源断時に、中央処理装置の指令により揮発
性フアイルの内容の一部を不揮発性メモリに記憶
するものであつた。
第１図は、従来の揮発性フアイルのデータ保持
方式の説明図である。第１図において、１０は中
央処理装置（以下CPUと記す）、２０，２１はチ
ヤネル装置（CHL）、３０，３１はフアイル制御
装置（IOC）、４０はデータ揮発性フアイル、４
１はデータ不揮発性フアイルである。
方式の説明図である。第１図において、１０は中
央処理装置（以下CPUと記す）、２０，２１はチ
ヤネル装置（CHL）、３０，３１はフアイル制御
装置（IOC）、４０はデータ揮発性フアイル、４
１はデータ不揮発性フアイルである。
一般に、データ揮発性フアイル４０の内容は、
バツクアツプ用のシステム・プログラムにより制
御単位で読出され、一旦フアイル制御装置３０、
チヤネル装置２０を経由してCPU１０内に取込
まれた後、別のチヤネル装置２１、フアイル制御
装置３１を経由してデータ保持用のデータ不揮発
性フアイル４１に書込まれる。
バツクアツプ用のシステム・プログラムにより制
御単位で読出され、一旦フアイル制御装置３０、
チヤネル装置２０を経由してCPU１０内に取込
まれた後、別のチヤネル装置２１、フアイル制御
装置３１を経由してデータ保持用のデータ不揮発
性フアイル４１に書込まれる。
しかし、第１図の方式では、データを退避する
際に、多数の装置および経路を使用するため、フ
アイル４０の容量が増加するに伴つてシステム的
なオーバヘツドも増加するという欠点がある。
際に、多数の装置および経路を使用するため、フ
アイル４０の容量が増加するに伴つてシステム的
なオーバヘツドも増加するという欠点がある。
また、停電時に揮発性メモリ部のデータを不揮
発性メモリ部に退避させる発明もあるが（特開昭
49−24050号公報、特開昭55−4651号公報参照）、
いずれも再開スタート時に必要な最小限のデータ
を退避させることにとどまり、全データの退避で
はないため、最新データの喪失量が大きい。ま
た、すべてCPUからの指示により退避しており、
揮発性フアイル独自の判断でデータの退避ができ
ないので、CPUとの交信がなくなつたときに最
新データを退避させて、できるだけ多く、更新後
のデータを保持するという方法が採用できない。
発性メモリ部に退避させる発明もあるが（特開昭
49−24050号公報、特開昭55−4651号公報参照）、
いずれも再開スタート時に必要な最小限のデータ
を退避させることにとどまり、全データの退避で
はないため、最新データの喪失量が大きい。ま
た、すべてCPUからの指示により退避しており、
揮発性フアイル独自の判断でデータの退避ができ
ないので、CPUとの交信がなくなつたときに最
新データを退避させて、できるだけ多く、更新後
のデータを保持するという方法が採用できない。
本発明の目的は、このような従来の問題を解決
し、揮発性メモリ素子を用いたフアイルに、装置
単独で全データの退避機能を具備させ、ほぼ不揮
発性フアイルと同じように扱うことができるよう
にした半導体フアイルのデータ保持方式を提供す
ることにある。
し、揮発性メモリ素子を用いたフアイルに、装置
単独で全データの退避機能を具備させ、ほぼ不揮
発性フアイルと同じように扱うことができるよう
にした半導体フアイルのデータ保持方式を提供す
ることにある。
本発明による半導体フアイルのデータ保持方式
は、(イ)半導体記憶素子で構成された揮発性メモリ
（第２図の３）と、揮発性メモリと同等もしくは
それ以上の容量を有する不揮発性メモリ（第２図
の４）と、不揮発性メモリと揮発性メモリ間のデ
ータ転送を制御するデータ転送制御手段（第２図
の７，８）とを具備し、揮発性メモリに記憶され
たデータをデータ転送手段の制御により不揮発性
メモリに転送するとともに、動作が正しく実行さ
れたか否かを示す情報を保持し（第２図の４上の
制御セクタ部に書込み）、不揮発性メモリから揮
発性メモリへデータ転送制御手段の制御によりデ
ータ転送する場合、前記情報を参照して正しく記
憶されたデータであるときにデータ転送を実行す
ることに特徴がある。また(ロ)揮発性メモリと不揮
発性メモリ間のデータ転送の時点を判別する判別
手段（第２図の９，１１）をさらに具備し、判別
手段の判別結果に基づき、揮発性メモリに記憶さ
れたデータをデータ転送制御手段の制御により不
揮発性メモリに転送することにも特徴がある。
は、(イ)半導体記憶素子で構成された揮発性メモリ
（第２図の３）と、揮発性メモリと同等もしくは
それ以上の容量を有する不揮発性メモリ（第２図
の４）と、不揮発性メモリと揮発性メモリ間のデ
ータ転送を制御するデータ転送制御手段（第２図
の７，８）とを具備し、揮発性メモリに記憶され
たデータをデータ転送手段の制御により不揮発性
メモリに転送するとともに、動作が正しく実行さ
れたか否かを示す情報を保持し（第２図の４上の
制御セクタ部に書込み）、不揮発性メモリから揮
発性メモリへデータ転送制御手段の制御によりデ
ータ転送する場合、前記情報を参照して正しく記
憶されたデータであるときにデータ転送を実行す
ることに特徴がある。また(ロ)揮発性メモリと不揮
発性メモリ間のデータ転送の時点を判別する判別
手段（第２図の９，１１）をさらに具備し、判別
手段の判別結果に基づき、揮発性メモリに記憶さ
れたデータをデータ転送制御手段の制御により不
揮発性メモリに転送することにも特徴がある。
第２図は、本発明の一実施例を示す半導体フア
イルの内部ブロツク図である。
イルの内部ブロツク図である。
第２図において、１は半導体フアイル、２は半
導体フアイルを管理するマイクロプロセツサ、３
はユーザ・データが保存される半導体メモリ部、
４はバツクアツプ用磁気デイスク、５は上位制御
装置と接続するインタフエースの制御部、６は上
位装置とのデータ転送制御部、７は半導体メモリ
部３のデータを磁気デイスク４に退避する制御を
行うアンロード制御部、８は退避の逆にデータの
メモリ上への復元を制御するロード制御部、９は
電源制御部、１２はフアイル全体に電力を供給す
ると共に、予備の蓄電部を含む電源部、１１はタ
イミング回路である。また、矢印の単線は制御信
号線を示し、矢印の太線はデータ線を示し、矢印
の曲線は電源線を示している。
導体フアイルを管理するマイクロプロセツサ、３
はユーザ・データが保存される半導体メモリ部、
４はバツクアツプ用磁気デイスク、５は上位制御
装置と接続するインタフエースの制御部、６は上
位装置とのデータ転送制御部、７は半導体メモリ
部３のデータを磁気デイスク４に退避する制御を
行うアンロード制御部、８は退避の逆にデータの
メモリ上への復元を制御するロード制御部、９は
電源制御部、１２はフアイル全体に電力を供給す
ると共に、予備の蓄電部を含む電源部、１１はタ
イミング回路である。また、矢印の単線は制御信
号線を示し、矢印の太線はデータ線を示し、矢印
の曲線は電源線を示している。
半導体メモリ部３は複数個のフアイル・ボリユ
ームより構成され、各々のボリユームは上位装置
から使用するソフトインタフエースにより論理的
に分割されている。例えば、磁気デイスクに合わ
せたトラツク分割にされる。また、磁気デイスク
装置４は、半導体メモリ部３と同等以上の容量を
有し、各トラツクはＮ個の固定長セクタに分割さ
れており、各セクタはID部（位置識別情報部）
とデータ部とギヤツプから構成されている。
ームより構成され、各々のボリユームは上位装置
から使用するソフトインタフエースにより論理的
に分割されている。例えば、磁気デイスクに合わ
せたトラツク分割にされる。また、磁気デイスク
装置４は、半導体メモリ部３と同等以上の容量を
有し、各トラツクはＮ個の固定長セクタに分割さ
れており、各セクタはID部（位置識別情報部）
とデータ部とギヤツプから構成されている。
さて、本発明の一例として、データ退避（アン
ロード）動作の開始点がシステム電源断時である
場合の制御シーケンスを、第３図により説明す
る。但し、この図では異常状態発生時における処
理が省略されている。
ロード）動作の開始点がシステム電源断時である
場合の制御シーケンスを、第３図により説明す
る。但し、この図では異常状態発生時における処
理が省略されている。
まず、システムの電源が落ちた時、電源制御部
９はこれを検出すると、マイクロプロセツサ２に
割込みアンロード動作の開始を指示する（ステツ
プ51、52）。マイクロプロセツサ２はこの割込み
を契機として、まず磁気デイスク装置４の電源を
投入し、定常回転に達するまで待ち、リゼロ動作
によりシリンダ番号０、トラツク番号０ヘリー
ド／ライト・ヘツドを位置付ける（ステツプ53、
54、55）。マイクロプロセツサ２は、次にアンロ
ード制御部７の半導体メモリ部３のリード回路を
起動して、メモリ先頭アドレスからのリード準備
を行わせると共に、磁気デイスク装置４ではイン
デツクスへの位置決めを行う（ステツプ56、57）。
インデツクス位置決め後は、最初のセクタのID
部をまず読出し、該ID部の正常性を確認する
（ステツプ58，59）。セクタの正常性を確認後、半
導体メモリ部３中のデータは磁気デイスクの１セ
クタ分（固定長）リードされ、該デイスク４上の
該セクタのデータ部へライトされる（ステツプ
60）。この動作は、磁気デイスク４の媒体回転に
従い１トラツク中Ｎセクタ回繰返され、その後、
次にトラツクにスイツチして再度、同一動作が繰
返される（ステツプ62、63、64）。また、磁気デ
イスク４のシリンダ内、最終トラツクを処理した
場合は、次トラツク・スイツチの代わりに次シリ
ンダへシークする動作が行われる（ステツプ63、
65）。以上に述べた、メモリ内のデータを磁気デ
イスクの固定セクタ・データ長に分割し、シーケ
ンシヤルにアンロードする動作は、半導体メモリ
部３の全データをリードするまで繰返され、全デ
ータをリード完了したら、アンロード制御部７内
のメモリ・リード回路を停止させる（ステツプ
61、66）。これで、半導体メモリ部３に存在した
ユーザ・データは総て磁気デイスク装置４内に退
避されたが、次に該デイスク上に正しくアンロー
ドされたデータが有ることを保障するアンロード
完了フラグを、該磁気デイスク装置４上の制御セ
クタ部へ書込む（ステツプ67）。以上で磁気デイ
スク４は不要となり、電源が切断される（ステツ
プ68）。マイクロプロセツサ２はアンロード完了
信号を電源制御部９へ通知し、該電源制御部９は
電源切断の報告を上位装置へ報告すると同時に、
装置１全体の電源を切断する（ステツプ69、70）。
これで、アンロード・シーケンスが完了する。
尚、この電源断の原因が停電の場合、電源制御部
９が電源部１２内の予備蓄電部の電力を用いて前
記動作を保持する。
９はこれを検出すると、マイクロプロセツサ２に
割込みアンロード動作の開始を指示する（ステツ
プ51、52）。マイクロプロセツサ２はこの割込み
を契機として、まず磁気デイスク装置４の電源を
投入し、定常回転に達するまで待ち、リゼロ動作
によりシリンダ番号０、トラツク番号０ヘリー
ド／ライト・ヘツドを位置付ける（ステツプ53、
54、55）。マイクロプロセツサ２は、次にアンロ
ード制御部７の半導体メモリ部３のリード回路を
起動して、メモリ先頭アドレスからのリード準備
を行わせると共に、磁気デイスク装置４ではイン
デツクスへの位置決めを行う（ステツプ56、57）。
インデツクス位置決め後は、最初のセクタのID
部をまず読出し、該ID部の正常性を確認する
（ステツプ58，59）。セクタの正常性を確認後、半
導体メモリ部３中のデータは磁気デイスクの１セ
クタ分（固定長）リードされ、該デイスク４上の
該セクタのデータ部へライトされる（ステツプ
60）。この動作は、磁気デイスク４の媒体回転に
従い１トラツク中Ｎセクタ回繰返され、その後、
次にトラツクにスイツチして再度、同一動作が繰
返される（ステツプ62、63、64）。また、磁気デ
イスク４のシリンダ内、最終トラツクを処理した
場合は、次トラツク・スイツチの代わりに次シリ
ンダへシークする動作が行われる（ステツプ63、
65）。以上に述べた、メモリ内のデータを磁気デ
イスクの固定セクタ・データ長に分割し、シーケ
ンシヤルにアンロードする動作は、半導体メモリ
部３の全データをリードするまで繰返され、全デ
ータをリード完了したら、アンロード制御部７内
のメモリ・リード回路を停止させる（ステツプ
61、66）。これで、半導体メモリ部３に存在した
ユーザ・データは総て磁気デイスク装置４内に退
避されたが、次に該デイスク上に正しくアンロー
ドされたデータが有ることを保障するアンロード
完了フラグを、該磁気デイスク装置４上の制御セ
クタ部へ書込む（ステツプ67）。以上で磁気デイ
スク４は不要となり、電源が切断される（ステツ
プ68）。マイクロプロセツサ２はアンロード完了
信号を電源制御部９へ通知し、該電源制御部９は
電源切断の報告を上位装置へ報告すると同時に、
装置１全体の電源を切断する（ステツプ69、70）。
これで、アンロード・シーケンスが完了する。
尚、この電源断の原因が停電の場合、電源制御部
９が電源部１２内の予備蓄電部の電力を用いて前
記動作を保持する。
このシーケンスで特徴のある点は、半導体メモ
リ部３のデータ・フオーマツトを全く意識せず、
退避媒体である磁気デイスクの物理フオーマツト
に従つてメモリを分割し、データを退避すること
である。
リ部３のデータ・フオーマツトを全く意識せず、
退避媒体である磁気デイスクの物理フオーマツト
に従つてメモリを分割し、データを退避すること
である。
第４図は、半導体メモリ部のフオーマツトおよ
び内蔵磁気デイスクのトラツク・フオーマツトを
説明する図である。
び内蔵磁気デイスクのトラツク・フオーマツトを
説明する図である。
第４図ａに示す様に、半導体メモリ部３は上位
装置からHA部、カウント部、キー部、データ部
等から成る可変長フオーマツト（ソフトインタフ
エース・フオーマツト）で使用されるが、アンロ
ード時は、（第４図ｂのように、メモリ部３は内
蔵磁気デイスクの固定セクタ長に等分され（デイ
スク・インタフエース・フオーマツト）、シーケ
ンシヤルにデイスク上に書込まれる。このアンロ
ード動作は、メモリ部３の全セクタをデイスクに
書込んだ時点で終了となる。
装置からHA部、カウント部、キー部、データ部
等から成る可変長フオーマツト（ソフトインタフ
エース・フオーマツト）で使用されるが、アンロ
ード時は、（第４図ｂのように、メモリ部３は内
蔵磁気デイスクの固定セクタ長に等分され（デイ
スク・インタフエース・フオーマツト）、シーケ
ンシヤルにデイスク上に書込まれる。このアンロ
ード動作は、メモリ部３の全セクタをデイスクに
書込んだ時点で終了となる。
第４図ａのHA（Home Address）部にはトラ
ツクの位置が記憶されており、カウント部にはレ
コードの位置（何番目のレコードか）とレコード
長（可変長であるから）が記憶され、キー部には
ユーザがこのキー・データをもとにしてユーザ・
データを検索するための情報が記憶される。そし
て、１個のHA部に対して複数のレコード（カウ
ント部とデータ部）が連続して記憶される一方、
キー部は必要に応じて任意の位置に設けられる。
ツクの位置が記憶されており、カウント部にはレ
コードの位置（何番目のレコードか）とレコード
長（可変長であるから）が記憶され、キー部には
ユーザがこのキー・データをもとにしてユーザ・
データを検索するための情報が記憶される。そし
て、１個のHA部に対して複数のレコード（カウ
ント部とデータ部）が連続して記憶される一方、
キー部は必要に応じて任意の位置に設けられる。
第４図ｂには、磁気デイスクの固定セクタ・デ
ータ部に分割された半導体メモリ部３のデータが
示されており、分割された各データは第４図ｃ，
ｄに示すように、各トラツクごとにインデツクス
の後に連続するセクタ＃０〜＃（Ｎ−１）のデー
タ部内に書込まれる。ID部には、トラツク番号、
セクタ番号等が記憶されている。
ータ部に分割された半導体メモリ部３のデータが
示されており、分割された各データは第４図ｃ，
ｄに示すように、各トラツクごとにインデツクス
の後に連続するセクタ＃０〜＃（Ｎ−１）のデー
タ部内に書込まれる。ID部には、トラツク番号、
セクタ番号等が記憶されている。
第５図は、データ復元動作のフローチヤートで
ある。
ある。
ロード・シーケンスはシステム電源の投入を契
機として開始され、この時のデータの流れが磁気
デイスク４から半導体メモリ部３である点を除く
と、アンロードの場合とほぼ同一である。
機として開始され、この時のデータの流れが磁気
デイスク４から半導体メモリ部３である点を除く
と、アンロードの場合とほぼ同一である。
但し、ロードの開始条件として、アンロード完
了フラグ＝１を使用する点が異つている。
了フラグ＝１を使用する点が異つている。
先ず、上位装置から電源制御部９に電源投入の
通知があると、電源制御部９からマイクロプロセ
ツサ２へロード開始の割込みが行われる（ステツ
71、72）。マイクロプロセツサ２は、磁気デイス
ク装置４の電源を投入し、定常回転に達したと
き、アンロード完了フラグをデイスク上の制御セ
クタ部から読出し、フラグ内容が“１”であるこ
とを識別して確実に半導体フアイル・データが退
避されていると判別し、ロードを開始する（ステ
ツプ73、74、75）。先頭シリンダのトラツクに位
置付けた後、ロード制御部８の半導体メモリ部ラ
イト回路を起動し、メモリ部３への書込み準備を
行わせる（ステツツプ76、77）。次に、磁気デイ
スクのインデツクス位置付けしてID部を読出し
１セクタ分だけリードし、それを半導体メモリ部
３にライトする（ステツプ78〜81）。これを各セ
クタに繰返して行い、トラツク内の最終セクタが
終つたならば、次のトラツクにスイツチし、シリ
ンダ内の最終トラツクが終つたならば次のシリン
ダにシークを行う（ステツプ83〜86）。全データ
のロードを完了したならば、ロード制御部８内の
メモリ・ライト回路を停止させた後、磁気デイス
ク装置４の電源を切断し、電源制御部９にロード
完了を通知する（ステツプ82、87〜89）。
通知があると、電源制御部９からマイクロプロセ
ツサ２へロード開始の割込みが行われる（ステツ
71、72）。マイクロプロセツサ２は、磁気デイス
ク装置４の電源を投入し、定常回転に達したと
き、アンロード完了フラグをデイスク上の制御セ
クタ部から読出し、フラグ内容が“１”であるこ
とを識別して確実に半導体フアイル・データが退
避されていると判別し、ロードを開始する（ステ
ツプ73、74、75）。先頭シリンダのトラツクに位
置付けた後、ロード制御部８の半導体メモリ部ラ
イト回路を起動し、メモリ部３への書込み準備を
行わせる（ステツツプ76、77）。次に、磁気デイ
スクのインデツクス位置付けしてID部を読出し
１セクタ分だけリードし、それを半導体メモリ部
３にライトする（ステツプ78〜81）。これを各セ
クタに繰返して行い、トラツク内の最終セクタが
終つたならば、次のトラツクにスイツチし、シリ
ンダ内の最終トラツクが終つたならば次のシリン
ダにシークを行う（ステツプ83〜86）。全データ
のロードを完了したならば、ロード制御部８内の
メモリ・ライト回路を停止させた後、磁気デイス
ク装置４の電源を切断し、電源制御部９にロード
完了を通知する（ステツプ82、87〜89）。
上位装置は、電源制御部９からロード完了通知
を受けると、フアイルのアクセスが可能であるこ
とを知り、必要に応じてデータのアクセスを行
う。
を受けると、フアイルのアクセスが可能であるこ
とを知り、必要に応じてデータのアクセスを行
う。
なお、第４図の実施例において、ロードとアン
ロード動作時に、フオーマツト変換を行つている
が、フオーマツト変換を行わずに、半導体のフオ
ーマツトのままデータをデイスクに退避できれ
ば、ロード、アンロード動作が高速に行える。
ロード動作時に、フオーマツト変換を行つている
が、フオーマツト変換を行わずに、半導体のフオ
ーマツトのままデータをデイスクに退避できれ
ば、ロード、アンロード動作が高速に行える。
次に、上記退避動作を可能にする光デイスクの
書き込み方法について説明する。
書き込み方法について説明する。
第６図は、光デイスクのらせん状書き込み方法
を示す図である。
を示す図である。
膨大なデータを記憶する場合に、安価な大容量
記憶装置としてデータをシリアルに記憶する光デ
イスク装置が実用化されてきている。この光デイ
スク装置は、データをらせん状にシリアルに書込
むため高速な書込み及びアクセスを可能である。
第６図に示すように、デイスク円板１５にデータ
トラツク１３をヘツドを連続的に徐々に移動させ
ることにより螺旋状に記録する。ただこの装置で
は、通常の同心トラツクを複数記録するセクタ状
の磁気デイスク装置と異なり、再書込みが直ちに
データ破壊につながるため、これに対する保護手
段が必要となる。
記憶装置としてデータをシリアルに記憶する光デ
イスク装置が実用化されてきている。この光デイ
スク装置は、データをらせん状にシリアルに書込
むため高速な書込み及びアクセスを可能である。
第６図に示すように、デイスク円板１５にデータ
トラツク１３をヘツドを連続的に徐々に移動させ
ることにより螺旋状に記録する。ただこの装置で
は、通常の同心トラツクを複数記録するセクタ状
の磁気デイスク装置と異なり、再書込みが直ちに
データ破壊につながるため、これに対する保護手
段が必要となる。
そこで、通常は、第７図に示すように、ID部
およびデータ部（DATA）にはそれぞれECC部
を付加し、また回転変動吸収用のギヤツプ部Ｇを
設けている。しかし、ECC部を付加すれば、第
４図ａに示す半導体メモリ部のフオーマツトでも
差し支えがないので、半導体メモリ部のフオーマ
ツトと同一にすれば、退避時、復元時にフオーマ
ツト変換が不要となる。このデイスクへの記録
は、ヘツドの移動が螺旋状であり、外側から徐々
に内方に向うだけであるため制御が簡単であり、
かつ高速転送が可能である。
およびデータ部（DATA）にはそれぞれECC部
を付加し、また回転変動吸収用のギヤツプ部Ｇを
設けている。しかし、ECC部を付加すれば、第
４図ａに示す半導体メモリ部のフオーマツトでも
差し支えがないので、半導体メモリ部のフオーマ
ツトと同一にすれば、退避時、復元時にフオーマ
ツト変換が不要となる。このデイスクへの記録
は、ヘツドの移動が螺旋状であり、外側から徐々
に内方に向うだけであるため制御が簡単であり、
かつ高速転送が可能である。
なお、フオーマツト変換してセクタ状に書き直
してもよいのは勿論である。
してもよいのは勿論である。
このように、本発明では、内蔵の不揮発メモリ
として磁気デイスクを使用できる。
として磁気デイスクを使用できる。
更に、ロード／アンロードの開始は、上位装置
からのコマンドによつても可能である。また、再
書き込み自在な光デイスク装置につても使用する
ことができる。
からのコマンドによつても可能である。また、再
書き込み自在な光デイスク装置につても使用する
ことができる。
実施例では、システム電源断時にデータを退避
させる場合を例にとつて説明したが、本発明では
フアイル装置が独自の判断によりデータの退避が
できるので、種々の時点でこれを行うことができ
る。例えば、フアイル装置でCPUの動作を一定
時間監視し、CPUからの通信が途絶えたとき、
全データを退避することによつて、CPUにより
更新された最新データをデイスクに蓄積すること
ができる。また、システムの仕事が終了したと
き、CPUからの指令により全データをデイスク
に退避させることも可能である。
させる場合を例にとつて説明したが、本発明では
フアイル装置が独自の判断によりデータの退避が
できるので、種々の時点でこれを行うことができ
る。例えば、フアイル装置でCPUの動作を一定
時間監視し、CPUからの通信が途絶えたとき、
全データを退避することによつて、CPUにより
更新された最新データをデイスクに蓄積すること
ができる。また、システムの仕事が終了したと
き、CPUからの指令により全データをデイスク
に退避させることも可能である。
第１図は従来の揮発性フアイルのデータ保持方
式を示す図、第２図は本発明の一実施例を示す半
導体フアイルの内部ブロツク図、第３図は第２図
におけるデータ退避動作のフローチヤート、第４
図は半導体メモリ部のフオーマツトと磁気デイス
クのトラツク・フオーマツトの変換を示す図、第
５図は第２図におけるデータ復元動作のフローチ
ヤート、第６図はデイスクのらせん状データ書込
み方法を示す図、第７図は第６図に示したデイス
クのフオーマツト図である。 １：半導体フアイル、２：マイクロプロセツ
サ、３：半導体メモリ部、４：磁気デイスク装
置、５：インタフエース制御部、６：データ転送
制御部、７：アンロード制御部、８：ロード制御
部、９：電源制御部、１０：電源部、１１：タイ
ミング回路。
式を示す図、第２図は本発明の一実施例を示す半
導体フアイルの内部ブロツク図、第３図は第２図
におけるデータ退避動作のフローチヤート、第４
図は半導体メモリ部のフオーマツトと磁気デイス
クのトラツク・フオーマツトの変換を示す図、第
５図は第２図におけるデータ復元動作のフローチ
ヤート、第６図はデイスクのらせん状データ書込
み方法を示す図、第７図は第６図に示したデイス
クのフオーマツト図である。 １：半導体フアイル、２：マイクロプロセツ
サ、３：半導体メモリ部、４：磁気デイスク装
置、５：インタフエース制御部、６：データ転送
制御部、７：アンロード制御部、８：ロード制御
部、９：電源制御部、１０：電源部、１１：タイ
ミング回路。
Claims (1)
- 【特許請求の範囲】 １ 半導体記憶素子で構成された揮発性メモリ
と、該揮発性メモリと同等もしくはそれ以上の容
量を有する不揮発性メモリと、該不揮発性メモリ
と前記揮発性メモリ間のデータ転送を制御するデ
ータ転送制御手段とを具備し、前記揮発性メモリ
に記憶されたデータを前記データ転送手段の制御
により前記不揮発性メモリに転送するとともに、
該動作が正しく実行されたか否かを示す情報を保
持し、前記不揮発性メモリから前記揮発性メモリ
へ前記データ転送制御手段の制御によりデータを
転送する場合、前記情報を参照して正しく記憶さ
れたデータであるときにデータ転送を実行するこ
とを特徴とする半導体フアイルのデータ保持方
式。 ２ 半導体記憶素子で構成された揮発性メモリ
と、該揮発性メモリと同等もしくはそれ以上の容
量を有する不揮発性メモリと、該不揮発性メモリ
と前記揮発性メモリ間のデータ転送を制御するデ
ータ転送制御手段と、前記メモリ間のデータ転送
の時点を判別する判別手段とを具備し、前記判別
手段の判別結果に基づき、前記揮発性メモリに記
憶されたデータを前記データ転送制御手段の制御
により前記不揮発性メモリに転送するとともに、
該動作が正しく実行されたか否かを示す情報を保
持し、前記判別手段の判別結果に基づき、前記不
揮発性メモリから前記揮発性メモリへ前記データ
転送制御手段の制御によりデータ転送を行う場
合、前記情報を参照して正しく記憶されたデータ
であるときにデータ転送を実行することを特徴と
する半導体フアイルのデータ保持方式。 ３ 前記データ転送制御手段は、データ転送によ
りデータを退避ないし復元する際に、揮発性メモ
リの対上位インタフエース・フオーマツトと不揮
発性メモリの物理フオーマツト間の変換を行つ
て、該不揮発性メモリにはセクタ状に書込むこと
を特徴とする特許請求の範囲第１項または第２項
記載の半導体フアイルのデータ保持方式。 ４ 前記データ転送制御手段は、データ転送によ
りデータを退避ないし復元する際に、揮発性メモ
リの対上位インタフエース・フオーマツトのまま
書込み／読出しを行い、不揮発性メモリには螺旋
状に書込むことを特徴とする特許請求の範囲第１
項または第２項記載の半導体フアイルのデータ保
持方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154441A JPS6045857A (ja) | 1983-08-24 | 1983-08-24 | 半導体フアイルのデ−タ保持方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154441A JPS6045857A (ja) | 1983-08-24 | 1983-08-24 | 半導体フアイルのデ−タ保持方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045857A JPS6045857A (ja) | 1985-03-12 |
| JPH0241776B2 true JPH0241776B2 (ja) | 1990-09-19 |
Family
ID=15584263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154441A Granted JPS6045857A (ja) | 1983-08-24 | 1983-08-24 | 半導体フアイルのデ−タ保持方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045857A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6219951A (ja) * | 1985-07-17 | 1987-01-28 | Fujitsu Ltd | 半導体デイスク装置 |
| JP2925137B2 (ja) * | 1986-07-11 | 1999-07-28 | キヤノン株式会社 | ワードプロセッサ及びその制御方法 |
| JPS63103347A (ja) * | 1986-10-21 | 1988-05-09 | Sharp Corp | 情報の一括バツクアツプ処理方式 |
| JPS63244146A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 情報処理装置 |
| JP3264465B2 (ja) | 1993-06-30 | 2002-03-11 | 株式会社日立製作所 | 記憶システム |
| JP3474665B2 (ja) * | 1995-03-02 | 2003-12-08 | 富士通株式会社 | 計算機システムの電源制御装置及び方法 |
| JP5355337B2 (ja) * | 2009-10-06 | 2013-11-27 | キヤノン株式会社 | 情報処理装置、情報処理装置の電源制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810116A (en) * | 1972-11-24 | 1974-05-07 | Sperry Rand Corp | Volatile memory protection |
| JPS54148334A (en) * | 1978-05-15 | 1979-11-20 | Toshiba Corp | Memory protection system |
| JPS58180000A (ja) * | 1982-04-14 | 1983-10-21 | Toshiba Corp | 電子計算機システム |
-
1983
- 1983-08-24 JP JP58154441A patent/JPS6045857A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6045857A (ja) | 1985-03-12 |
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