JPH0425215A - Ｒ―ｓフリップフロップ回路 - Google Patents
Ｒ―ｓフリップフロップ回路Info
- Publication number
- JPH0425215A JPH0425215A JP2129831A JP12983190A JPH0425215A JP H0425215 A JPH0425215 A JP H0425215A JP 2129831 A JP2129831 A JP 2129831A JP 12983190 A JP12983190 A JP 12983190A JP H0425215 A JPH0425215 A JP H0425215A
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- JP
- Japan
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- input
- signal
- pulse
- control circuit
- reset
- Prior art date
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- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲ−Ｓフリップフロップ回路に関し、特にセッ
トおよびリセットの同時動作を防止した、Ｒ−Ｓフリッ
プフロップ回路に関する。
トおよびリセットの同時動作を防止した、Ｒ−Ｓフリッ
プフロップ回路に関する。
従来のＲ−Ｓフリップフロップ回路は、第２図に示すご
とく、セット入力信号をインバータ１に入力し、リセッ
ト入力信号をインバータ５に入力し、２入力ナンドゲー
ト（ＮＡＮＤ）２にはインバータ１および３入力ナンド
ゲート（ＮＡＮＤ）３の再出力信号を入力し、３入力Ｎ
ＡＮＤ３には２入力ＮＡＮＤ２および制御回路４の再出
力信号とインバータ５の出力信号とを入力し、また制御
回路４のリセット入力端（Ｒ３Ｔ）には３入力ＮＡＮＤ
３の出力信号を、クロック入力端（ＣＬＫ）にはクロッ
ク入力端子信号を入力した回路構成を有する。
とく、セット入力信号をインバータ１に入力し、リセッ
ト入力信号をインバータ５に入力し、２入力ナンドゲー
ト（ＮＡＮＤ）２にはインバータ１および３入力ナンド
ゲート（ＮＡＮＤ）３の再出力信号を入力し、３入力Ｎ
ＡＮＤ３には２入力ＮＡＮＤ２および制御回路４の再出
力信号とインバータ５の出力信号とを入力し、また制御
回路４のリセット入力端（Ｒ３Ｔ）には３入力ＮＡＮＤ
３の出力信号を、クロック入力端（ＣＬＫ）にはクロッ
ク入力端子信号を入力した回路構成を有する。
第３図はこの回路の動作を例示する信号タイミング図で
ある。リセット入力信号のパルス立上り時に、３入力Ｎ
ＡＮＤ３の出力信号のパルスが立上り、制御回路４がリ
セット状態を保持する。制御回路４は、リセット状態時
にはパルス立上りを保持している。その後、セット入力
信号のパルス立上り時には、インバータ１の出力パルス
が立上り、２入力ＮＡＮＤ２の出力パルスを立上げて３
入力ＮＡＮＤ３の全入力パルスが立上り状態になるので
３入力ＮＡＮＤ３の出力パルスが立下り、制御回路４の
リセット状態を解除して所定の命令を実行させる。実行
が終了すると、制御回路４は出力パルス（ＯＵＴ）を立
下げたあと、リセット状態に復帰する。このように制御
回路４は、セット入力信号のパルス立上りに応じて命令
を実行し、終了すると自己リセットする動作を行なう。
ある。リセット入力信号のパルス立上り時に、３入力Ｎ
ＡＮＤ３の出力信号のパルスが立上り、制御回路４がリ
セット状態を保持する。制御回路４は、リセット状態時
にはパルス立上りを保持している。その後、セット入力
信号のパルス立上り時には、インバータ１の出力パルス
が立上り、２入力ＮＡＮＤ２の出力パルスを立上げて３
入力ＮＡＮＤ３の全入力パルスが立上り状態になるので
３入力ＮＡＮＤ３の出力パルスが立下り、制御回路４の
リセット状態を解除して所定の命令を実行させる。実行
が終了すると、制御回路４は出力パルス（ＯＵＴ）を立
下げたあと、リセット状態に復帰する。このように制御
回路４は、セット入力信号のパルス立上りに応じて命令
を実行し、終了すると自己リセットする動作を行なう。
この従来のＲ−Ｓフリップフロップ回路では、制御回路
４の動作はクロック入力信号に同期しているが、セット
入力信号はクロック入力信号と非同期なので、２入力Ｎ
ＡＮＤ２および３入力ＮＡＮＤ３の再出力信号に同時に
パルス立上りが生じる可能性がある。この時、２入力Ｎ
ＡＮＤ２および３入力ＮＡＮＤ３の出力信号が不確定に
なるという問題点がある。
４の動作はクロック入力信号に同期しているが、セット
入力信号はクロック入力信号と非同期なので、２入力Ｎ
ＡＮＤ２および３入力ＮＡＮＤ３の再出力信号に同時に
パルス立上りが生じる可能性がある。この時、２入力Ｎ
ＡＮＤ２および３入力ＮＡＮＤ３の出力信号が不確定に
なるという問題点がある。
すなわち、第３図に示すように、時刻Ａでセット入力信
号のパルス立下りが現われると同時に制御回路４の出力
パルスが立上ると、２入力ＮＡＮＤ２および３入力ＮＡ
ＮＤ３で構成されたＲ−Ｓフリップフロップの両入力に
同時にパルス立上りが与えられ、両ＮＡＮＤ素子の出力
が不確定になる。
号のパルス立下りが現われると同時に制御回路４の出力
パルスが立上ると、２入力ＮＡＮＤ２および３入力ＮＡ
ＮＤ３で構成されたＲ−Ｓフリップフロップの両入力に
同時にパルス立上りが与えられ、両ＮＡＮＤ素子の出力
が不確定になる。
本発明の目的は、セット入力信号と制御出力信号とのパ
ルス立上りタイミングがたまたま一致しても誤動作しな
いＲ−Ｓフリップフロップ回路を提供することにある。
ルス立上りタイミングがたまたま一致しても誤動作しな
いＲ−Ｓフリップフロップ回路を提供することにある。
本発明のＲ−Ｓフリップフロップ回路は、リセット状態
解除を指示するパルス信号に応答して所定の動作を実行
しこれを完了するとリセット状態に復帰すると共に一時
立下るパルス信号を出力する制御回路と、セット入力信
号および前記制御回路の出力信号を第１の２入力ナンド
ゲートを通して一方の入力端に受信する第２の２入力イ
ンドゲートとリセット入力信号をインバータを通して第
１の入力端に受信し前記制御回路の出力信号を第２の入
力端に受信する３入力ナンドゲートとの各送出信号を他
方の残りの入力端に接続した構成を有し該３入力ナンド
ゲートの送出信号を前記制御回路に前記リセット状態解
除パルス信号として与えるフリップフロップとを備えて
いる。
解除を指示するパルス信号に応答して所定の動作を実行
しこれを完了するとリセット状態に復帰すると共に一時
立下るパルス信号を出力する制御回路と、セット入力信
号および前記制御回路の出力信号を第１の２入力ナンド
ゲートを通して一方の入力端に受信する第２の２入力イ
ンドゲートとリセット入力信号をインバータを通して第
１の入力端に受信し前記制御回路の出力信号を第２の入
力端に受信する３入力ナンドゲートとの各送出信号を他
方の残りの入力端に接続した構成を有し該３入力ナンド
ゲートの送出信号を前記制御回路に前記リセット状態解
除パルス信号として与えるフリップフロップとを備えて
いる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。インバ
ータ５にはリセット入力信号を入力し、２入力ＮＡＮＤ
６にセット入力信号と制御回路４の出力信号とを入力し
、２入力ＮＡＮＤ２には２入力ＮＡＮＤ６および３入力
ＮＡＮＤ３の再出力信号を入力し、３入力ＮＡＮＤ３に
インバータ５の出力信号と制御回路４の出力信号と２入
力ＮＡＮＤ２の出力信号とを入力し、制御回路４にはク
ロック入力端（ＣＬＫ）にクロック入力信号を、リセッ
ト入力端（Ｒ３Ｔ）に３入力ＮＡＮＤ３の出力信号を接
続した回路構成を有する。
ータ５にはリセット入力信号を入力し、２入力ＮＡＮＤ
６にセット入力信号と制御回路４の出力信号とを入力し
、２入力ＮＡＮＤ２には２入力ＮＡＮＤ６および３入力
ＮＡＮＤ３の再出力信号を入力し、３入力ＮＡＮＤ３に
インバータ５の出力信号と制御回路４の出力信号と２入
力ＮＡＮＤ２の出力信号とを入力し、制御回路４にはク
ロック入力端（ＣＬＫ）にクロック入力信号を、リセッ
ト入力端（Ｒ３Ｔ）に３入力ＮＡＮＤ３の出力信号を接
続した回路構成を有する。
例えば、リセット入力信号のパルス立上り時には３入力
ＮＡＮＤ３の出力パルスが立上り、制御回路４をリセッ
ト状態にして制御回路４の出力パルスを立上げる。この
後セット入力信号のパルスが立上ると２入力ＮＡＮＤ６
の出力はパルスが立下り、２入力ＮＡＮＤ２の出力パル
スを立上げ、３入力ＮＡＮＤ３の出力パルスを立下げて
、制御回路４のリセット状態を解除して命令実行させる
。実行が終了すると、制御回路４の出力パルスが立下り
、３入力ＮＡＮＤ３の出力パルスを立下げると同時に、
２入力ＮＡＮＤ６の出力を強制的に立上げる。従って、
クロック入力信号と非同期なセット入力信号を入力して
も、制御回路４のリセット状態時に、２入力ＮＡＮＤ２
および３入力ＮＡＮＤ３で構成されるＲ−Ｓフリップフ
ロップの両入力には同時にパルス立下りが与えられるこ
とが無くなり、Ｒ−Ｓフリップフロップが誤動作するの
を防止した構成となっている。
ＮＡＮＤ３の出力パルスが立上り、制御回路４をリセッ
ト状態にして制御回路４の出力パルスを立上げる。この
後セット入力信号のパルスが立上ると２入力ＮＡＮＤ６
の出力はパルスが立下り、２入力ＮＡＮＤ２の出力パル
スを立上げ、３入力ＮＡＮＤ３の出力パルスを立下げて
、制御回路４のリセット状態を解除して命令実行させる
。実行が終了すると、制御回路４の出力パルスが立下り
、３入力ＮＡＮＤ３の出力パルスを立下げると同時に、
２入力ＮＡＮＤ６の出力を強制的に立上げる。従って、
クロック入力信号と非同期なセット入力信号を入力して
も、制御回路４のリセット状態時に、２入力ＮＡＮＤ２
および３入力ＮＡＮＤ３で構成されるＲ−Ｓフリップフ
ロップの両入力には同時にパルス立下りが与えられるこ
とが無くなり、Ｒ−Ｓフリップフロップが誤動作するの
を防止した構成となっている。
以上説明したように本発明によれば、セット入力信号が
クロック入力信号と非同期でも誤動作の発生を防止でき
るという効果が得られる。
クロック入力信号と非同期でも誤動作の発生を防止でき
るという効果が得られる。
第１図は本発明の実施例の回路図、第２図は従来のＲ−
Ｓフリップフロップ回路の回路図、第３図は従来のＲ−
Ｓフリップフロップ回路の動作例を示す信号タイミング
図である。 １．５・・・インバータ、２．６・・・２入力ナンドゲ
ート（ＮＡＮＤ）、３・・・３入力ナンドゲート（ＮＡ
ＮＤ）、４・・・制御回路。
Ｓフリップフロップ回路の回路図、第３図は従来のＲ−
Ｓフリップフロップ回路の動作例を示す信号タイミング
図である。 １．５・・・インバータ、２．６・・・２入力ナンドゲ
ート（ＮＡＮＤ）、３・・・３入力ナンドゲート（ＮＡ
ＮＤ）、４・・・制御回路。
Claims (1)
- リセット状態解除を指示するパルス信号に応答して所定
の動作を実行しこれを完了するとリセット状態に復帰す
ると共に一時立下るパルス信号を出力する制御回路と、
セット入力信号および前記制御回路の出力信号を第１の
２入力ナンドゲートを通して一方の入力端に受信する第
２の２入力インドゲートとリセット入力信号をインバー
タを通して第１の入力端に受信し前記制御回路の出力信
号を第２の入力端に受信する３入力ナンドゲートとの各
送出信号を他方の残りの入力端に接続した構成を有し該
３入力ナンドゲートの送出信号を前記制御回路に前記リ
セット状態解除パルス信号として与えるフリップフロッ
プとを備えているＲ−Ｓフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129831A JPH0425215A (ja) | 1990-05-18 | 1990-05-18 | Ｒ―ｓフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129831A JPH0425215A (ja) | 1990-05-18 | 1990-05-18 | Ｒ―ｓフリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425215A true JPH0425215A (ja) | 1992-01-29 |
Family
ID=15019311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129831A Pending JPH0425215A (ja) | 1990-05-18 | 1990-05-18 | Ｒ―ｓフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425215A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102398279A (zh) * | 2011-11-11 | 2012-04-04 | 卢钦东 | 一种三棱去皮机 |
-
1990
- 1990-05-18 JP JP2129831A patent/JPH0425215A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102398279A (zh) * | 2011-11-11 | 2012-04-04 | 卢钦东 | 一种三棱去皮机 |
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