JPH0243211B2 - - Google Patents
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- Publication number
- JPH0243211B2 JPH0243211B2 JP57069231A JP6923182A JPH0243211B2 JP H0243211 B2 JPH0243211 B2 JP H0243211B2 JP 57069231 A JP57069231 A JP 57069231A JP 6923182 A JP6923182 A JP 6923182A JP H0243211 B2 JPH0243211 B2 JP H0243211B2
- Authority
- JP
- Japan
- Prior art keywords
- digital
- circuit
- signal
- digital signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0307—Logarithmic or exponential functions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Radar Systems Or Details Thereof (AREA)
Description
【発明の詳細な説明】
本発明は、アナログデイジタル変換器から与え
られるデイジタル値を最小の変換誤差で対数変換
できる簡易形対数変換装置に関するものである。
られるデイジタル値を最小の変換誤差で対数変換
できる簡易形対数変換装置に関するものである。
従来、この種の装置は、アナログデイジタル変
換器の出力値を電子計算機等で演算し、対数デイ
ジタル値に変換する方法が採られている。しかし
ながら、変換速度あるいは価格の面から実用性に
乏しかつた。
換器の出力値を電子計算機等で演算し、対数デイ
ジタル値に変換する方法が採られている。しかし
ながら、変換速度あるいは価格の面から実用性に
乏しかつた。
本発明は従来の上記実情に鑑みてなされたもの
であり、従つて本発明の目的は、従来の欠点を解
消し、デイジタル信号を対数変換されたデイジタ
ル信号に最小の変換誤差で高速変換できかつ簡単
で廉価に構成できる新規な対数変換装置を提供す
ることにある。
であり、従つて本発明の目的は、従来の欠点を解
消し、デイジタル信号を対数変換されたデイジタ
ル信号に最小の変換誤差で高速変換できかつ簡単
で廉価に構成できる新規な対数変換装置を提供す
ることにある。
本発明の上記目的は、デイジタル信号を対数デ
イジタル信号に変換する為の対数でアドレスされ
た基準のデイジタル値を記憶する記憶回路と、入
力デイジタル信号とを前記記憶回路の出力とを比
較するデイジタル比較回路と、該デイジタル比較
回路の出力を監視しながら前記記憶回路を制御す
ると共に対数変換されたデイジタル信号を出力す
る制御回路とを含み、前記記憶回路、比較回路及
び制御回路により閉ループを形成したデイジタル
対数変換回路を具備する対数変換装置、によつて
達成される。
イジタル信号に変換する為の対数でアドレスされ
た基準のデイジタル値を記憶する記憶回路と、入
力デイジタル信号とを前記記憶回路の出力とを比
較するデイジタル比較回路と、該デイジタル比較
回路の出力を監視しながら前記記憶回路を制御す
ると共に対数変換されたデイジタル信号を出力す
る制御回路とを含み、前記記憶回路、比較回路及
び制御回路により閉ループを形成したデイジタル
対数変換回路を具備する対数変換装置、によつて
達成される。
次に本発明をその良好な一実施例について図面
を参照しながら具体的に説明する。
を参照しながら具体的に説明する。
第１図は本発明に係る対数変換装置の一実施例
を示すブロツク構成図である。図において、参照
番号１はデイジタル対数変換装置を示し、このデ
イジタル対数変換装置１は、デイジタル比較回路
１１、記憶回路１２及び制御回路１３から構成さ
れている。記憶回路１２にはデイジタル信号を対
数デイジタル信号に変換する為の対数でアドレス
された基準のデイジタル値が記憶されている。デ
イジタル比較回路１１にはデイジタル入力信号と
記憶回路１２からの出力信号が入力される。比較
回路１１での比較結果は制御回路１３の入力信号
となる。制御回路１３はデイジタル比較回路１１
の出力状態を監視しながらデイジタル信号を送出
する。記憶回路１２は制御回路１３から出力され
るデイジタル信号に対応したデイジタル値を発生
し、それはデイジタル比較回路１１の入力とな
る。制御回路１３はデイジタル比較回路１１の出
力を監視しながら決められた手順を終了する。そ
のとき制御回路１３から出力されるデイジタル信
号は対数変換されたデイジタル信号となる。
を示すブロツク構成図である。図において、参照
番号１はデイジタル対数変換装置を示し、このデ
イジタル対数変換装置１は、デイジタル比較回路
１１、記憶回路１２及び制御回路１３から構成さ
れている。記憶回路１２にはデイジタル信号を対
数デイジタル信号に変換する為の対数でアドレス
された基準のデイジタル値が記憶されている。デ
イジタル比較回路１１にはデイジタル入力信号と
記憶回路１２からの出力信号が入力される。比較
回路１１での比較結果は制御回路１３の入力信号
となる。制御回路１３はデイジタル比較回路１１
の出力状態を監視しながらデイジタル信号を送出
する。記憶回路１２は制御回路１３から出力され
るデイジタル信号に対応したデイジタル値を発生
し、それはデイジタル比較回路１１の入力とな
る。制御回路１３はデイジタル比較回路１１の出
力を監視しながら決められた手順を終了する。そ
のとき制御回路１３から出力されるデイジタル信
号は対数変換されたデイジタル信号となる。
本発明の動作を更に詳しく説明するに、デイジ
タル対数変換装置１にデイジタル信号が入力され
ると、先ず入力されたデイジタル信号は記憶回路
１２から出力されている基準値とデイジタル比較
回路１１で比較され、その結果を制御回路１３で
監視する。制御回路１３はデイジタル比較回路１
１の比較結果より記憶回路１２を制御する制御信
号（アドレス値）を決定し記憶回路１２を制御す
る。記憶回路１２は前記制御信号（アドレス値）
により出力値を決定する。ここで決定された出力
値は、再度入力されたデイジタル信号とデイジタ
ル比較回路１１で比較される。制御回路１３は、
随時デイジタル比較回路１１の比較結果を監視
し、記憶回路１２の出力が入力されたデイジタル
信号に等しくなるように逐次記憶回路１２を制御
する。
タル対数変換装置１にデイジタル信号が入力され
ると、先ず入力されたデイジタル信号は記憶回路
１２から出力されている基準値とデイジタル比較
回路１１で比較され、その結果を制御回路１３で
監視する。制御回路１３はデイジタル比較回路１
１の比較結果より記憶回路１２を制御する制御信
号（アドレス値）を決定し記憶回路１２を制御す
る。記憶回路１２は前記制御信号（アドレス値）
により出力値を決定する。ここで決定された出力
値は、再度入力されたデイジタル信号とデイジタ
ル比較回路１１で比較される。制御回路１３は、
随時デイジタル比較回路１１の比較結果を監視
し、記憶回路１２の出力が入力されたデイジタル
信号に等しくなるように逐次記憶回路１２を制御
する。
入力されたデイジタル信号と記憶回路１２の出
力が等しくなつたときの制御回路出力が、入力デ
イジタル信号を対数変換したデイジタル信号とな
る。
力が等しくなつたときの制御回路出力が、入力デ
イジタル信号を対数変換したデイジタル信号とな
る。
ここで、記憶回路１２はROMにより構成さ
れ、予め各アドレス（対数値）には基準のデータ
が書き込まれている。制御回路１３は、アドレス
カウンタの機能を有し、具体的には例えば、カウ
ンタ又はウエイトを持つたシフトレジスタにより
構成することができる。
れ、予め各アドレス（対数値）には基準のデータ
が書き込まれている。制御回路１３は、アドレス
カウンタの機能を有し、具体的には例えば、カウ
ンタ又はウエイトを持つたシフトレジスタにより
構成することができる。
第２図は本発明の使用例を示す図である。図に
おいて、参照番号２はアナログ信号入力端子であ
り、ここからのアナログ信号は、アナログデイジ
タル変換器３に入力され、ここでデイジタル信号
に変換される。対数変換の必要がない場合には、
デイジタル信号は出力端子４に出力される。対数
変換の必要がある場合には、本発明のデイジタル
対数変換装置１の入力となる。デイジタル対数変
換装置１に入力されたデイジタル信号は決められ
た制御手順を終了すると対数変換されたデイジタ
ル信号となる。
おいて、参照番号２はアナログ信号入力端子であ
り、ここからのアナログ信号は、アナログデイジ
タル変換器３に入力され、ここでデイジタル信号
に変換される。対数変換の必要がない場合には、
デイジタル信号は出力端子４に出力される。対数
変換の必要がある場合には、本発明のデイジタル
対数変換装置１の入力となる。デイジタル対数変
換装置１に入力されたデイジタル信号は決められ
た制御手順を終了すると対数変換されたデイジタ
ル信号となる。
対数変換されたデイジタル信号の精度あるいは
分解能は入力されるデイジタル信号又は制御回路
の信号ビツト数を任意に設定すれば得られる。本
発明に係る装置は対数変換されたデイジタル値で
変換動作を制御するために、要求する分解能を得
るのに必要な最小ステツプで実行が可能であり、
高速に変換できる。また、記憶回路１２の記憶容
量も変換される対数デイジタル信号のビツト数及
び変換レンジ範囲で決められる最小値でよく、そ
の意味で廉価に構成できる。
分解能は入力されるデイジタル信号又は制御回路
の信号ビツト数を任意に設定すれば得られる。本
発明に係る装置は対数変換されたデイジタル値で
変換動作を制御するために、要求する分解能を得
るのに必要な最小ステツプで実行が可能であり、
高速に変換できる。また、記憶回路１２の記憶容
量も変換される対数デイジタル信号のビツト数及
び変換レンジ範囲で決められる最小値でよく、そ
の意味で廉価に構成できる。
以上説明したように、本発明によれば、デイジ
タルで対数変換を行うために、外部要因で精度が
悪くなるようなことがないばかりか、変換誤差も
最小でかつ高速である。また、回路構成が簡単な
ために、本回路をデイジタルボルトメータに付加
するだけで簡易型レベルメータとすることが可能
である。
タルで対数変換を行うために、外部要因で精度が
悪くなるようなことがないばかりか、変換誤差も
最小でかつ高速である。また、回路構成が簡単な
ために、本回路をデイジタルボルトメータに付加
するだけで簡易型レベルメータとすることが可能
である。
第１図は本発明に係るデイジタル対数変換装置
の一実施例を示すブロツク構成図、第２図は本発
明の使用例を示すブロツク構成図である。 １……デイジタル対数変換装置、２……アナロ
グ信号入力端子、３……アナログデイジタル変換
器、４，５……出力端子、１１……デイジタル比
較回路、１２……記憶回路、１３……制御回路。
の一実施例を示すブロツク構成図、第２図は本発
明の使用例を示すブロツク構成図である。 １……デイジタル対数変換装置、２……アナロ
グ信号入力端子、３……アナログデイジタル変換
器、４，５……出力端子、１１……デイジタル比
較回路、１２……記憶回路、１３……制御回路。
Claims (1)
- １ 対数でアドレスされたときに基準の真数デイ
ジタル値を出力する記憶回路と、入力デイジタル
信号と前記記憶回路の基準の真数デイジタル値出
力とを比較するデイジタル比較回路と、該デイジ
タル比較回路の出力を監視しながら前記記憶回路
にアドレス信号を供給すると共に該デイジタル比
較回路が一致信号を出力したときのアドレス信号
を入力デイジタル信号の対数変換されたデイジタ
ル信号として出力するようにした制御回路とを含
み、前記記憶回路、比較回路及び制御回路により
閉ループを形成したデイジタル対数変換回路を具
備することを特徴とした対数変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57069231A JPS58186841A (ja) | 1982-04-24 | 1982-04-24 | 対数変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57069231A JPS58186841A (ja) | 1982-04-24 | 1982-04-24 | 対数変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58186841A JPS58186841A (ja) | 1983-10-31 |
| JPH0243211B2 true JPH0243211B2 (ja) | 1990-09-27 |
Family
ID=13396745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57069231A Granted JPS58186841A (ja) | 1982-04-24 | 1982-04-24 | 対数変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186841A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348467A (ja) * | 1986-08-19 | 1988-03-01 | Pioneer Electronic Corp | デイジタルレベル表示装置 |
| JPH088505B2 (ja) * | 1991-10-03 | 1996-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ディジタル音声信号の音量を制御する装置およびその方法 |
-
1982
- 1982-04-24 JP JP57069231A patent/JPS58186841A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58186841A (ja) | 1983-10-31 |
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