JPH01101596A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割チャンネル数を切り換えて使用できる
電子楽器に関するものである。

〔従来の技術〕

従来、時分割波形情報の処理手段を有する電子楽器にお
いては、データレジスタとしてシフトレジスタを用いて
いた。

第４図は、このような従来の電子楽器の波形情報処理部
の基本的な構成を示したブロック図である。同図におい
て、時分割波形情報処理部は、それぞれカレントアドレ
ス、ピッチデータ、再生フラグが格納されるカレントア
ドレスレジスタ１、ピッチデータレジスタ２、再生フラ
グレジスタ３を有する。これらのレジスタ１．２．３は
、例えば１６時分割のチャンネルを有し、クロックＣＬ
Ｋでデータをシフトするシフトレジスタである。ピッチ
データレジスタ２及び再生フラグレジスタ３の出力は入
力側に戻され再び書込まれるとともに、アンドゲート４
に入力する。カレントアドレスレジスタ１の出力とアン
ドゲート４の出力とは、加算器５で加算され、この加算
出力はカレントアドレスレジスタ１に入力し書き込まれ
る。このカレントアドレスレジスタｌの出力は、読み出
し用のカレントアドレスＣＡとして図示しない波形メモ
リに与えられる。

このような従来の電子楽器の時分割情報処理部では、再
生フラグレジスタ３の再生フラグが「１」であるとき、
ピッチデータレジスタ２の出力であるピッチデータがア
ンドゲート４から出力される。

アンドゲート４から出力されたピッチデータは、カレン
トアドレスレジスタ１の出力と加算器５で加算され、再
びカレントアドレスレジスタ１に入力されて書き込まれ
る。従って、このカレントアドレスレジスタ１から出力
されるカレントアドレスＣＡはピッチデータが累算され
て進歩する。

ところで、演算スピード等の条件から時分割チャンネル
数を減らして使用したい場合がある。例えば、ダイナミ
ックＲＡＭを用いた場合には、スタティックＲＡＭに比
べてアクセス時間が長くなる。このような場合、演算ス
ピードの条件により、１６時分割を８時分割で動作させ
るという要求が生じたとすれば、従来のシフトレジスタ
により構成した時には、第５図のようにする必要がある
。すなわち、従来のカレントアドレスレジスタ１、ピッ
チデータレジスタ２、再生フラグレジスタ３に対応する
レジスタとして８時分割のそれぞれ２つのカレントアド
レスレジスタ６．６′、ピッチデータレジスタ７．７′
、再生フラグレジスタ８．８′が設けられ、それぞれの
カレントアドレスレジスタ６．６′、ピッチデータレジ
スタ７．７゛、再生フラグレジスタ８．８′の間に入力
Ａ、Ｈの選択を制御するセレクタ９．１０．１１が設け
られている。他の構成は第４図と同様である。

このような構成により、セレクタ、９．１０．１１のＡ
入力を選択するように制御することにより、第１図と同
様の１６時分割の回路動作を行う。

また、セレクタ９．１０．１１のＢ入力を選択するよう
に制御することにより、それぞれ一方のシフトレジスタ
６′、７′、８′は使用されずシフトレジスタ６．７．
８が有効となり、８時分割の回路動作を行う。

〔発明が解決しようとする問題点〕

しかしながら、上記のような従来の回路構成としたので
は、時分割チャンネルを切り換えて使用するために、各
シフトレジスタの分割とセレクタの追加が必要となり、
回路規模が大きくなる問題があった。

また、上記のような回路をゲートアレイ等で構成した場
合、シフトレジスタは一般に単位記憶容量あたりの回路
規模が大きいため、ゲートアレイ等のチップサイズが大
きくなったり、チップに収納できない等の問題か生じて
いた。

本発明の課題は、電子楽器において、小さい回路規模で
演算速度に応じて時分割チャンネル数の切り換えを簡単
に行うことができるようにすることにある。

〔問題点を解決するための手段〕

本発明の手段は、時分割波形情報処理手段を備えた電子
楽器において、時分割波形情報処理手段は、データを任
意の記憶場所に読み書きできる、例えばＲＡＭ等の記憶
手段と、この記憶手段に与えるアドレス発生パターンを
複数持ち、このアドレス発生パターンを切換制御して時
分割チャンネル数を選択するアドレス信号発生手段とを
備えるものである。

〔作　　　用〕

本発明の手段の作用は次の通りである。時分割波形情報
処理手段の記憶手段としてのＲＡＭに、アドレス信号発
生手段から複数のアドレスパターンのうちから任意のも
のを選択して与える。これにより、時分割チャンネル数
の設定が行われる。

従って、回路規模を小さくし、かつ演算速度等の条件に
応じた時分割チャンネル数の選択が容易になる。

〔実　　施　　例〕

以下、本発明の実施例について、図面を参照しながら詳
細に説明する。

第１図は、シフトレジスタの機能をＲＡＭを用いて実現
した電子楽器の波形情報処理部のブロック図である。同
図において、ＲＡ　Ｍ　（ＲａｎｄｏｍＡｃｃｅｓｓ　
Ｍｅ＋ｗｏｒｙ）　２１は、従来用いられていたシフト
レジスタの機能を実現するために用いられるものであり
、任意の記憶場所に読み書きができる記憶手段である。

このＲＡＭ２１のアドレス入力端子には、後述するアド
レス信号発生部よりアドレス信号が供給され、チップセ
レクト信号（で丁）の入力端子は接地されている。図示
しない制御部から与えられるチップライトイネーブル信
号（てＷＥ）及びリードライト信号（Ｒ／Ｗ）は、オア
ゲート２２に入力され、このオアゲート２２の出力は、
ＲＡＭ２１のライトイネーブル信号（ＷＥ）の入力端子
に入力されている。また、上記リードライト信号（Ｒ／
Ｗ）は、インバータ２３を介してＲＡＭ２１の出力イネ
ーブル信号（丁π）の入力端子及びトライステートバッ
ファ２４の制御端子に入力されている。このトライステ
ートバッファ２４は、制御端子に「Ｏ」　（ローレベル
）信号が与えられて出力状態とし、「１」　（ハイレベ
ル）信号が与えられてハイインピーダンス状態となるゲ
ートである。ＲＡＭ２１のデータ入出力（１１０）の端
子からは、出力データが後述する所定タイミングで出力
データ用フリップフロップ２５に与えられ、該フリップ
フロップ２５に与えられるクロックＣＬＫに同期してデ
ータ（ＤＡＴＡ　　０ＵＴ）が出力される。入力データ
（ＤＡＴＡ　　ＩＮ）は、入力データ用フリップフロッ
プ２６に入力され、該フリップフロップ２６に与えられ
るクロックＣＬＫに同期してトライステートバッファ２
４を介してＲＡＭ２１のデータ入出力（Ｉｌｏ）の端子
に入力される。

、第２図は第１図のＲＡＭ２１に与えられる読出しアド
レス信号の発生部の構成を示すブロック図である。同図
において、アドレスカウンタ２７は、アドレス信号を発
生するカウンタであり、このアドレスカウンタ２７の各
ビット（実施例では４ビツト）ごとの出力Ａ０〜Ａ３は
、それぞれアンドゲート２８−１〜２８−４に入力され
る。これらアンドゲート２８−１〜２８−４の他方には
時分割チャンネル数を制御する制御信号α。〜α３が入
力している。そして、アンドゲート２８−１〜２８−４
の出力は、ＲＡＭ２１に与えられる。

上記構成の電子楽器の波形情報処理部の動作例を説明す
る。

第３図は、第１図及び第２図の波形情報処理部の動作を
示すタイミングチャートである。第３図に示す如（、Ｒ
ＡＭ２１にアドレス信号を与えるとともに、各時分割チ
ャンネルの前半で「Ｏ」、後半で「１」となるリードラ
イト信号（Ｒ／Ｗ）を与えることにより、各時分割チャ
ンネルの前半は書き込み、後半は読み出し動作を行う。

まず、データの読み出しを行うときには、時分割チャン
ネル″ｎ　ＩＩＩの後半でアドレス信号にｒｎＪを与え
る。この間、リードライト信号（Ｒ／Ｗ）は「１」であ
るため、Ｗπは「１」、でπは「、０」、トライステー
トバッファ２４は制御端子に加えられる信号ＢＣが「１
」でハイインピーダンス状態であり、時分割チャンネル
“ｎ”に対するデータが時分割チャンネル“ｎ、−１”
の後半の最後の部分でＲＡＭ２１のアクセス時間だけ遅
延してＩ１０信号が確定する。このＩ１０信号は、出力
用フリップフロップ２５に与えられ、次のクロックＣＬ
Ｋの立ち上がりで取り込まれるから、該フリップフロッ
プ２５から出力されるＤＡＴＡＯＵＴ信号とし時分割チ
ャンネル“ｎ”の区間内で確定する。

次に、データの書き込みを行うときは、各時分割チャン
ネルの前半で行われる。時分割チャンネル“ｎｌがその
時分割チャンネル“ｎｌに対する演算区間として使われ
るとすると、その演算結果は時分割チャンネル“ｎｌの
最後で確定している。

この演算結果がＤＡＴＡ　　ＩＮ信号として入力データ
用フリップフロップ２６に与えられ、次のクロックＣＬ
Ｋの立ち上がりで取り込まれるから、時分割チャンネル
“ｎ”に対する演算結果は、入力データ用フリップフロ
ップ２６の出力として時分割チャンネル“ｎ＋１”で確
定している。入力データ用フリップフロップ２６の出力
は、トライステートバッファ２４に入力され、ＢＣ信号
は各時分割チャンネルの前半で「Ｏ」、後半で「１」が
与えられているため、トライステートバッファ２４の出
力は、ＢＯＵＴ信号のように時分割チャンネルの前半で
確定データとして出力され、後半はハイインピーダンス
となる。一方、アドレス信号は、時分割チャンネル“ｎ
＋１”の前半でｒｎＪを設定し、さらに、各時分割チャ
ンネルの前半で「０」となるチップライトイネーブル信
号（ＣＷＴ）が与えられているため、そのｒＯＪとなる
間、ＷＥがｒＯＪとなりデータの書き込みが行われる。

上記動作では、読み出したデータを用いて演算を行い、
この演算結果を再び書き込むという場合を想定している
が、演算、再書き込みを行わない場合には、読み出し動
作のみを行えばよいから時分割チャンネルの前半のアド
レス信号は無関係となり、また演算区間が短くてよい場
合には、他のアドレス信号の与え方も可能になる。

次に上述のような制御を行ったときの時分割チャンネル
数の切り換える動作について説明する。

第２図に示す如く、アドレスカウンタ２７からは、読出
しアドレス信号が出力され、制御信号α。、α１、α２
、α３のいずれかの１つが「０」に固定されていたとす
ると、時分割チャンネル数は半分となる。例えば、α。

、α８、α２を「１」、α３をｒＯＪに設定したときに
は最上位ビットＡ３が「０」に固定され、時分割チャン
ネルが半分になる。また、他の制御信号を「０」とする
ことにより、さらに時分割チャンネル数を半分にするこ
とができる。

一般に、いま、回路が時分割チャンネルＯ１１，２、・
・・Ｎ−１からなるＮ時分割で動作していた場合、同じ
回路を例えばＮ／２時分割で動作させようとするときに
は、アドレス信号のうち任意の１ビツトをｒＯＪあるい
は「１」に固定させればよい。例えば、最上位ビット（
ＭＳＢ）をｒＯＪに固定すれば、回路は、時分割チャン
ネルＯ１１，２、・・・Ｎ／２−１からなるＮ／２時分
割で動作することになる。さらに、Ｎの値がプログラム
可能なアドレス信号発生手段とすることにより、時分割
チャンネル数を任意に設定することが可能になる。

以上のように、データレジスタとしてＲＡＭを用いてシ
フトレジスタの機能を持たせ、かつＲＡＭに与えるアド
レスパターンを切り換えることができるようにしている
ため、回路規模を小さ（でき時分割チャンネルの切り換
えも簡単になる。また、波形情報処理の動作速度を速く
したい場合には、時分割チャンネル数を小さく設定し、
波形情報処理の動作速度が遅くてもよい場合に、時分割
チャンネル数を大きく設定することにより、１つの時分
割チャンネルに必要十分な演算時間を与えた上で、波形
情報処理の動作速度の許す範囲でより大きな時分割チャ
ンネル数を得ることが可能になる。

〔発明の効果〕

以上説明したように本発明によれば、時分割波形情報処
理のためのデータレジスタとしてＲＡＭを用いて、この
ＲＡＭに供給するアドレス発生パターンを切り換えるこ
とができるようにしているため、回路規模を小さくでき
、かつ演算速度等の条件に応じた最適な時分割チャンネ
ル数の設定が容易になる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電子楽器の波形情報処
理部のブロック図、 第２図は本発明の一実施例に係る第１図のＲＡＭに与え
るアドレス信号の発生部のブロック図、第３図は本発明
の一実施例に係る第１図の波形情報処理部の動作を示す
タイミングチャート、第４図は従来の電子楽器の波形情
報処理部のブロック図、 第５図は従来の他の電子楽器の波形情報処理部のブロッ
ク図である。 ２１・・・ＲＡＭ。 ２２・・・オアゲート、 ２３・・・インバータ、 ２４・・・トライステートバッファ、 ２５・・・出力データ用フリップフロップ、２６・・・
入力データ用フリップフロップ、２７・・・アドレスカ
ウンタ、 ２８−１．２８−２．２８−３．２８−４・・・アンド
ゲート。 特許出願人　カシオ計算機株式会社 第１図 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 　時分割波形情報処理手段を備えた電子楽器において、 前記時分割波形情報処理手段は、データを任意の記憶場
   所に読み書きできる記憶手段と、 該記憶手段に与えるアドレス発生パターンを複数持ち、
   該アドレス発生パターンを切換制御して時分割チャンネ
   ル数を選択するアドレス信号発生手段と を有することを特徴とする電子楽器。