JPS60193378A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
- Publication number
- JPS60193378A JPS60193378A JP59049814A JP4981484A JPS60193378A JP S60193378 A JPS60193378 A JP S60193378A JP 59049814 A JP59049814 A JP 59049814A JP 4981484 A JP4981484 A JP 4981484A JP S60193378 A JPS60193378 A JP S60193378A
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- source
- window
- integrated circuit
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、集顔回路、特にＭＯ８型素子を主構成要素と
するＭＯ８集積回路の製造方法に関する〇口、従来技術 このような集積回路に使用するＭＯ８トランジスタの耐
圧は、ソース拳ドレインと基板の不純物濃度の関係で決
まり、不純物濃度が低い＃１ど耐圧は高くなる。従って
、高耐圧のものは第１図の断面図に示すように、ソース
・ドレインを２層構造としている。すなわち、−導電型
、例えばＰ型基板ｌに反対導電型のＮ型低ｆＩＡ度のソ
ース・ドレイン領域２ａ、２ａを形成した後、ソース・
ドレイン領域２ａ、２ａの内＠に、外部電極を取出すた
めの同じ反対導電型高濃度領域２ｂ、２ｂを形成してい
る。この場合、マスク工程が２回必要であり、ゲート電
極３を間に挾んでの目合せの余裕が必蚤になるなど工程
が複雑になると同時に、トランジスタ寸法か大きくなっ
てしまうなどの欠点があったＯ ハ０発明の目的 本発明の目的は、２層構造のソース・ドレインの形成に
、マスク工程が一回で済み、かつ、小形化も谷易なＭＯ
８集積回路の製造方法を提供するにある。
するＭＯ８集積回路の製造方法に関する〇口、従来技術 このような集積回路に使用するＭＯ８トランジスタの耐
圧は、ソース拳ドレインと基板の不純物濃度の関係で決
まり、不純物濃度が低い＃１ど耐圧は高くなる。従って
、高耐圧のものは第１図の断面図に示すように、ソース
・ドレインを２層構造としている。すなわち、−導電型
、例えばＰ型基板ｌに反対導電型のＮ型低ｆＩＡ度のソ
ース・ドレイン領域２ａ、２ａを形成した後、ソース・
ドレイン領域２ａ、２ａの内＠に、外部電極を取出すた
めの同じ反対導電型高濃度領域２ｂ、２ｂを形成してい
る。この場合、マスク工程が２回必要であり、ゲート電
極３を間に挾んでの目合せの余裕が必蚤になるなど工程
が複雑になると同時に、トランジスタ寸法か大きくなっ
てしまうなどの欠点があったＯ ハ０発明の目的 本発明の目的は、２層構造のソース・ドレインの形成に
、マスク工程が一回で済み、かつ、小形化も谷易なＭＯ
８集積回路の製造方法を提供するにある。
二０発明の構成
本発明によれば、−導電型子導体基板の上に形成された
絶縁膜および導電体層に対し写真蝕刻法によりイオン注
入用の窓をあける工程と、つぎに前記窓を通して第一次
のイオン注入を行い反対導電型のソース・ドレイン領域
を形成する工程と、つぎに前記窓あけで現われた窓内側
面をエツチングする工程と、つぎに、前記第一次のイオ
ン注入よりも高い加速電圧で第二次のイオン注入を行い
、前記第一次のイオン注入により形成されたソース・ド
レイン領域の外側を囲む反対導電型の低濃度ソース命ド
レイン領域を形成する工程とを含むＭＯ８集積回路の製
造方法が得られる。
絶縁膜および導電体層に対し写真蝕刻法によりイオン注
入用の窓をあける工程と、つぎに前記窓を通して第一次
のイオン注入を行い反対導電型のソース・ドレイン領域
を形成する工程と、つぎに前記窓あけで現われた窓内側
面をエツチングする工程と、つぎに、前記第一次のイオ
ン注入よりも高い加速電圧で第二次のイオン注入を行い
、前記第一次のイオン注入により形成されたソース・ド
レイン領域の外側を囲む反対導電型の低濃度ソース命ド
レイン領域を形成する工程とを含むＭＯ８集積回路の製
造方法が得られる。
、丁・、実施例
つぎに本発明を実施例によシ説明する。
第２図（ａ）〜（ｄ）は本発明の一実施例の製造工程順
の基板断面図である。まず、第２図（ａ）ＶＣ示すよう
に、−導電型、例えばＰ型の、３〜６Ω・錦のシリコン
基板１１の上に１００〜１００ＯＡのゲート酸化膜１２
、その上に５００〜１００ＯＡのポリシリコンの導電膜
１３を、さらにその上に５００〜１０００Ａのシリコン
窒化膜１４を重ねて形成し、その上にフォトレジストを
塗布し、マスク工程を行い必要な部分１５のみを残す。
の基板断面図である。まず、第２図（ａ）ＶＣ示すよう
に、−導電型、例えばＰ型の、３〜６Ω・錦のシリコン
基板１１の上に１００〜１００ＯＡのゲート酸化膜１２
、その上に５００〜１００ＯＡのポリシリコンの導電膜
１３を、さらにその上に５００〜１０００Ａのシリコン
窒化膜１４を重ねて形成し、その上にフォトレジストを
塗布し、マスク工程を行い必要な部分１５のみを残す。
つぎに、第２図（ｂ）のように、プラズマエツチングな
どで、フォトレジストのついていｌい部分をシリコン基
板面までエツチングする。つぎに第一次のイオン注入１
６を行い、ｌＯ”〜１０２ＶｃＩｎ”ＯＮ ＋（Ｄ高ｍ
ＷＮ１７゜１７を形成する。次に再度エツチングを実施
して、第２図（ｅ）のように、ゲート酸化膜１２および
ポリシリコンの１−１３の側面を１μｍ程度除去する。
どで、フォトレジストのついていｌい部分をシリコン基
板面までエツチングする。つぎに第一次のイオン注入１
６を行い、ｌＯ”〜１０２ＶｃＩｎ”ＯＮ ＋（Ｄ高ｍ
ＷＮ１７゜１７を形成する。次に再度エツチングを実施
して、第２図（ｅ）のように、ゲート酸化膜１２および
ポリシリコンの１−１３の側面を１μｍ程度除去する。
その後、第２図（ｄ）のように前記と同じＮ型不純物の
第２次イオン注入１９を行ない、低磯度（１０１１１〜
１０１７ケ／ＧＩＮ＞の層１８．１８を形成する。イオ
ン注入の深さは加速電圧（エネルギー）に関係しており
、加速電圧が高い程深くなる。第３図は不純物としてＡ
ｓ、Ｐ、Ｈにおける注入エネルギーとイオン注入投影飛
程の、関係を示すグラフである。
第２次イオン注入１９を行ない、低磯度（１０１１１〜
１０１７ケ／ＧＩＮ＞の層１８．１８を形成する。イオ
ン注入の深さは加速電圧（エネルギー）に関係しており
、加速電圧が高い程深くなる。第３図は不純物としてＡ
ｓ、Ｐ、Ｈにおける注入エネルギーとイオン注入投影飛
程の、関係を示すグラフである。
従って第１次のイオン注入は加速電圧（エネルギー）を
低くしてドーズ゛ｆｉｔを太きくし、第２次のものは加
速電圧を大きく、ドーズ量を小さくすればよい。
低くしてドーズ゛ｆｉｔを太きくし、第２次のものは加
速電圧を大きく、ドーズ量を小さくすればよい。
へ９発明の詳細
な説明したように本発明の工程を使用することにより、
−回のマスク工程だ゛けで簡単に高級裏層と低濃亀層の
２層構造のソース・ドレイン領域を備えた高耐圧トラン
ジスタを作ることができる。
−回のマスク工程だ゛けで簡単に高級裏層と低濃亀層の
２層構造のソース・ドレイン領域を備えた高耐圧トラン
ジスタを作ることができる。
なお、マスク目金せも簡単であるから目合せの余裕本必
侠なく、小形に製造できる効果も併せもつ。
侠なく、小形に製造できる効果も併せもつ。
第１図は匠来方法で製造された集積回路のＭＯＳトラン
ジスタ部の断面図、第２図（ａ）〜（ｄ）は本発明の一
実施例に’ｑＴｈる製造工程順の基板断面図、第３図は
２層構造ソース・ドレイン領域を形成するための、イオ
ン注入における注入エーネルギーと住人投影飛程の関係
を示すグラフでるる。 １．１１・・・・・・Ｐ型シリコン基板、２ａ、１７・
・・・・・Ｎ （ｆｆｉ岐度ソース・ドレイン領域、２
ｂ、１８・・・・・・Ｎ＋高濃度ソース・ドレづン領域
、１２・・・・・・ゲート酸化膜、１３・・・・・・ポ
リシリコン層、１４・・・・・・シリコン窒化膜、１５
・・・・・・フォトレジスト膜。
ジスタ部の断面図、第２図（ａ）〜（ｄ）は本発明の一
実施例に’ｑＴｈる製造工程順の基板断面図、第３図は
２層構造ソース・ドレイン領域を形成するための、イオ
ン注入における注入エーネルギーと住人投影飛程の関係
を示すグラフでるる。 １．１１・・・・・・Ｐ型シリコン基板、２ａ、１７・
・・・・・Ｎ （ｆｆｉ岐度ソース・ドレイン領域、２
ｂ、１８・・・・・・Ｎ＋高濃度ソース・ドレづン領域
、１２・・・・・・ゲート酸化膜、１３・・・・・・ポ
リシリコン層、１４・・・・・・シリコン窒化膜、１５
・・・・・・フォトレジスト膜。
Claims (1)
- 一導電型半導体基板の上面に形成された絶縁膜および導
電体膜に対し写真蝕刻法によりイオン注入用の窓をあけ
る工程と、つぎＫＩＩｌ記窓を通して第一次のイオン注
入を行い反対導電型のソース・ドレイン領域を形成する
工程と、つぎに前記窓めけのエツチングで現われた窓内
側面をエツチングする工程と、つぎに、前記第一次のイ
オン注入よ抄も高い加速電圧で第二次のイオン注入を行
い、前記第一次のイオン注入により形成されたソース・
ドレイン領域の外側を囲む反対導電型の低濃度ソースΦ
ドレイン領域を形成する工程とを含むことを特徴とする
ＭＯＢ型集型口積回路造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049814A JPS60193378A (ja) | 1984-03-15 | 1984-03-15 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049814A JPS60193378A (ja) | 1984-03-15 | 1984-03-15 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60193378A true JPS60193378A (ja) | 1985-10-01 |
Family
ID=12841587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049814A Pending JPS60193378A (ja) | 1984-03-15 | 1984-03-15 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105895520A (zh) * | 2015-01-26 | 2016-08-24 | 中航（重庆）微电子有限公司 | 超结器件制备工艺 |
-
1984
- 1984-03-15 JP JP59049814A patent/JPS60193378A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105895520A (zh) * | 2015-01-26 | 2016-08-24 | 中航（重庆）微电子有限公司 | 超结器件制备工艺 |
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