JPH0244714A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0244714A JPH0244714A JP19443388A JP19443388A JPH0244714A JP H0244714 A JPH0244714 A JP H0244714A JP 19443388 A JP19443388 A JP 19443388A JP 19443388 A JP19443388 A JP 19443388A JP H0244714 A JPH0244714 A JP H0244714A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン半導体集積回路用基板の製造方法に
係り、特に制御性、量産性に優れたエピタキシャル層を
低温で形成する方法に関する。
係り、特に制御性、量産性に優れたエピタキシャル層を
低温で形成する方法に関する。
従来、シリコン薄膜の固相エピタキシャル成長技術は、
ジャパニーズ・ジャーナル・オブ・アプライド・フイジ
クス、第１５巻、１４３１ページ〜１４３６ページ（１
９８２年） （Ｊａｐａｎ、Ｊ、Ａｐｐｌ。
ジャパニーズ・ジャーナル・オブ・アプライド・フイジ
クス、第１５巻、１４３１ページ〜１４３６ページ（１
９８２年） （Ｊａｐａｎ、Ｊ、Ａｐｐｌ。
Ｐｈｙｓ、１５．１４３１（１９８２）） ニおイテ論
じラレテイル様に、シリコン単結晶基板上に気相成長法
によりアモルファスシリコン膜を堆積し、その後通常の
炉で６００ ’Ｃ以下でアニールすることにより基板の
結晶格子に配向してアモルファスシリコン膜をエピタキ
シャル成長させている。
じラレテイル様に、シリコン単結晶基板上に気相成長法
によりアモルファスシリコン膜を堆積し、その後通常の
炉で６００ ’Ｃ以下でアニールすることにより基板の
結晶格子に配向してアモルファスシリコン膜をエピタキ
シャル成長させている。
また、従来、シリコン膜のへテロエピタキシャル成長技
術として、特開昭６２−２６３６２７号に記載のように
、絶縁膜上にシリコン単結晶膜を堆積し、その一部をア
モルファス化した後アニールして再結晶化させている。
術として、特開昭６２−２６３６２７号に記載のように
、絶縁膜上にシリコン単結晶膜を堆積し、その一部をア
モルファス化した後アニールして再結晶化させている。
上記従来技術のホモエピタキシャル成長においては、０
．１〜０．３μｍの比較的薄い膜のエピタキシャル成長
であり、ＬＳＩプロセスで実用的な１μｍ程度の膜厚に
ついては触れられていない。
．１〜０．３μｍの比較的薄い膜のエピタキシャル成長
であり、ＬＳＩプロセスで実用的な１μｍ程度の膜厚に
ついては触れられていない。
また大面積における均一性、再現性、欠陥防止について
も言及されていない。
も言及されていない。
一方、従来技術のへテロエピタキシャル層の固相エピタ
キシャル再結晶においては、本質的にヘテロエピタキシ
ャル層を種結晶とするため、再結晶層の結晶性の向上に
限界がある。
キシャル再結晶においては、本質的にヘテロエピタキシ
ャル層を種結晶とするため、再結晶層の結晶性の向上に
限界がある。
本実の目的は、１μｍ程度の膜厚でも優れた結晶性の固
相エピタキシャル層を形成する方法を提供するにある。
相エピタキシャル層を形成する方法を提供するにある。
また本実の他の目的は、欠陥密度が低く、均一性、再現
性の良い固相エピタキシャル成長法を提供するにある。
性の良い固相エピタキシャル成長法を提供するにある。
上記目的は、次の３つの工程を施すことにより達成され
る。
る。
１）シリコン単結晶基板にイオン打込みし、表面層をア
モルファス化させる工程。この時、結晶欠陥密度（単結
晶からアモルファス化への程度）は表面が最も大きく、
結晶内部にいくに従って減少する。
モルファス化させる工程。この時、結晶欠陥密度（単結
晶からアモルファス化への程度）は表面が最も大きく、
結晶内部にいくに従って減少する。
２）上記基板上にアモルファス化げコン膜を堆積させる
。ここで堆積させる膜の厚みは必要とするエピタキシャ
ル層の厚みである。
。ここで堆積させる膜の厚みは必要とするエピタキシャ
ル層の厚みである。
３）アニールすることにより固相エピタキシャル成長さ
せ、裁板表面のアモルファス層及び堆積させたアモルフ
ァス膜を単結晶化させる。
せ、裁板表面のアモルファス層及び堆積させたアモルフ
ァス膜を単結晶化させる。
シリコン単結晶基板にイオン打込みすることにより欠陥
が発生する。その結晶欠陥密度（損傷量二打込みイオン
とシリコン結晶の原子核衝突により変位したシリコン原
子の密度で、５ Ｘ １０２２ａｎ−３に達すると完全
なアモルファス層になる。）は打込みイオンの飛程のｍ
位長さ当りの損失エネルギーの大きさに比例するが、ド
ーズ量が大きくなると、その飛程よりや５浅い所まで完
全なアモルファス層となり、それより深い所では損傷量
は（ｌｉ調に減少する。
が発生する。その結晶欠陥密度（損傷量二打込みイオン
とシリコン結晶の原子核衝突により変位したシリコン原
子の密度で、５ Ｘ １０２２ａｎ−３に達すると完全
なアモルファス層になる。）は打込みイオンの飛程のｍ
位長さ当りの損失エネルギーの大きさに比例するが、ド
ーズ量が大きくなると、その飛程よりや５浅い所まで完
全なアモルファス層となり、それより深い所では損傷量
は（ｌｉ調に減少する。
この様な損傷量分布をもつ基板の表面を清浄にして、そ
の上にアモルファス膜を堆積させると、基板表面と堆積
膜ははゾ連続した相となるため。
の上にアモルファス膜を堆積させると、基板表面と堆積
膜ははゾ連続した相となるため。
アニールすると界面での結晶性の不連続に起因する転位
や積層欠陥、突起等の発生を防止した固相エピタキシャ
ル成長が可能となる。
や積層欠陥、突起等の発生を防止した固相エピタキシャ
ル成長が可能となる。
以下、本発明の実施例を図面を用いて詳細に説明する。
実施例１
第１図（ａ）シリコン単結晶基板１０を示す。
結晶の品位は、製法Ｃ７２面方位（１ｏＯ）オフアンク
ル４°、導電型ｎ型、抵抗率０．０１Ω（７）。
ル４°、導電型ｎ型、抵抗率０．０１Ω（７）。
１ヘーパント及び３３度アンチモン３．３ Ｘ １０１
８ａ ｔｏｍｓ ／ ｉ 、表面仕上げ超ミラー仕上げ
、直径４″φ、厚み５００ｉＬｍである。尚、面方位に
オフアングルを用いたのは、イオン打込み時のチャネリ
ングを防止するためである。
８ａ ｔｏｍｓ ／ ｉ 、表面仕上げ超ミラー仕上げ
、直径４″φ、厚み５００ｉＬｍである。尚、面方位に
オフアングルを用いたのは、イオン打込み時のチャネリ
ングを防止するためである。
第１図（ｂ）は上記シリコン単結晶基板１０の主表面に
イオン打込みした状態を示す。イオン打込み前の基板１
０の洗浄は、フン酸でエツチングして酸化膜を除去し、
イオン打込みによる酸素のノックオンを防いだ。イオン
打込みは基板ホルダ冷却して室温以下に保ち、Ｇｅ＋イ
オンを１００ＫｅＶ、５Ｘ１０”■−２導入した。これ
により飛程６００人、最大１度Ｉ Ｘ Ｉ Ｏ” ａｔ
ｏｍｓ／ ａｌｌが得られ、また表面から約８００人の
深さまでアモルファス層１１が形成された。
イオン打込みした状態を示す。イオン打込み前の基板１
０の洗浄は、フン酸でエツチングして酸化膜を除去し、
イオン打込みによる酸素のノックオンを防いだ。イオン
打込みは基板ホルダ冷却して室温以下に保ち、Ｇｅ＋イ
オンを１００ＫｅＶ、５Ｘ１０”■−２導入した。これ
により飛程６００人、最大１度Ｉ Ｘ Ｉ Ｏ” ａｔ
ｏｍｓ／ ａｌｌが得られ、また表面から約８００人の
深さまでアモルファス層１１が形成された。
第１図（ｃ）は上記基板上にアモルファスシリコン膜１
２を堆積した状態を示す。堆積面の基板の前洗浄は、有
機合剤による脱脂洗浄後、硝酸中で煮沸して表面にシリ
コン酸化膜を形成し、そのシリコン酸化膜をフッ酸で除
去して清浄表面を露出した後、雰囲気中の汚染の吸着を
避けるため過酸化水素水とアンモニア水混合液及び過酸
化水素水と塩酸混合液で洗浄し故意に室温では安定であ
るが加熱等により除去し易いシリコン酸化膜を形成した
。アモルファスシリコン膜の堆積は、モノシランＳ ｉ
ｆ−１，ｓ を原料としたマイクロ波プラズマＣＶＤ
／ｉ！ｉによる。まず、真空容器（到達圧力１×１０−
７Ｔｏｒｒ）内に基板を設置する。水素及びアルゴン混
合ガスを流入して圧力３〜５ Ｘ Ｌ Ｏ−’Ｔｏｒｒ
とし、２ 、４５ Ｇ Ｈｚ 、 ６００ Ｗ （７
） ７ イ’） ０波及び最大２０００Ｇａｕｓｓの磁
場を印加して水素・アルゴンプラズマを発生させる。こ
れにより基板表面のシリコン酸化膜をスパッタエツチン
グする。
２を堆積した状態を示す。堆積面の基板の前洗浄は、有
機合剤による脱脂洗浄後、硝酸中で煮沸して表面にシリ
コン酸化膜を形成し、そのシリコン酸化膜をフッ酸で除
去して清浄表面を露出した後、雰囲気中の汚染の吸着を
避けるため過酸化水素水とアンモニア水混合液及び過酸
化水素水と塩酸混合液で洗浄し故意に室温では安定であ
るが加熱等により除去し易いシリコン酸化膜を形成した
。アモルファスシリコン膜の堆積は、モノシランＳ ｉ
ｆ−１，ｓ を原料としたマイクロ波プラズマＣＶＤ
／ｉ！ｉによる。まず、真空容器（到達圧力１×１０−
７Ｔｏｒｒ）内に基板を設置する。水素及びアルゴン混
合ガスを流入して圧力３〜５ Ｘ Ｌ Ｏ−’Ｔｏｒｒ
とし、２ 、４５ Ｇ Ｈｚ 、 ６００ Ｗ （７
） ７ イ’） ０波及び最大２０００Ｇａｕｓｓの磁
場を印加して水素・アルゴンプラズマを発生させる。こ
れにより基板表面のシリコン酸化膜をスパッタエツチン
グする。
続いて、真空容器内にモノシランを流入して、上記と同
様の条件で基板上にアモルファスシリコン膜を堆積させ
る。反応時間３分で厚さ１．５ μｍの膜が堆積した。
様の条件で基板上にアモルファスシリコン膜を堆積させ
る。反応時間３分で厚さ１．５ μｍの膜が堆積した。
この時、基板温度はマイクロ波及びプラズマの照射によ
り約１６０’Ｃまで上昇した。
り約１６０’Ｃまで上昇した。
第１図（ｄ）はアニーリングにより固相エピタキシャル
成長させ、アモルファス層及び膜を単結晶１３にした状
態を示す。アニーリングは７００’Ｃ，３０分のウェッ
ト酸素雰囲気中と、８００℃、１２分の乾燥窒素雰囲気
中の二段階より成る。
成長させ、アモルファス層及び膜を単結晶１３にした状
態を示す。アニーリングは７００’Ｃ，３０分のウェッ
ト酸素雰囲気中と、８００℃、１２分の乾燥窒素雰囲気
中の二段階より成る。
この様にして作成したエピタキシャル層は、膜厚１．５
μｍ、ウェハ内の均一性±５％、容量電圧法で求めた
不純物濃度はｌ Ｘ Ｉ Ｏ１３ｃｍ−３、抵抗率１０
０Ω−印、抵抗率のウェハ内向−性士１２％以下、積層
欠陥密度はウェハ内５個以下である。
μｍ、ウェハ内の均一性±５％、容量電圧法で求めた
不純物濃度はｌ Ｘ Ｉ Ｏ１３ｃｍ−３、抵抗率１０
０Ω−印、抵抗率のウェハ内向−性士１２％以下、積層
欠陥密度はウェハ内５個以下である。
実施例２
第２図、第３図は本発明の方法をバイポーラＬＳＩに適
用した例を示す。
用した例を示す。
第２図（ａ）シリコン単結晶基板２ｏを示す。
結晶の品位は、製法ＣＺ、面方位（１００）４゜オフア
ングル、導電型Ｐ型、ドーパントボロン、抵抗率１〜２
Ω−■、表面仕上げ超ミラー仕上げ、直径４″φ、厚み
５００μｍである。
ングル、導電型Ｐ型、ドーパントボロン、抵抗率１〜２
Ω−■、表面仕上げ超ミラー仕上げ、直径４″φ、厚み
５００μｍである。
第２図（ｂ）は埋込みコレクタ拡散層２１を形成した状
態を示す。シリコン酸化膜をマスクとしてアンチモンを
選択拡散させた。アンチモンの拡散は、三酸化アンチモ
ン５ｂ２０３をソースとして、窒素雰囲気中１１７５°
Ｃ１１５分のデポジション後、酸素雰囲気中１０００℃
、５ｏ分のドライブイン拡散させたものであり、拡散深
さ１．１ μｍ、シート抵抗４５〜５ｏΩ／口、表面の
酸化膜２２の厚さは６５０人及び４０００人である。
態を示す。シリコン酸化膜をマスクとしてアンチモンを
選択拡散させた。アンチモンの拡散は、三酸化アンチモ
ン５ｂ２０３をソースとして、窒素雰囲気中１１７５°
Ｃ１１５分のデポジション後、酸素雰囲気中１０００℃
、５ｏ分のドライブイン拡散させたものであり、拡散深
さ１．１ μｍ、シート抵抗４５〜５ｏΩ／口、表面の
酸化膜２２の厚さは６５０人及び４０００人である。
第２図（ｃ）は酸化膜２２をホトリソグラフィによりパ
ターニングした後、イオン打込みしだ状態を示す。酸化
膜２２のパターンはアイソレーション成域に相当する場
所であり、幅１．０ μｍである。イオン打込み条件は
、アンチモンｓｂ＋を加速電圧１５０ＫｅＶ、ドーズ量
Ｉ Ｘ Ｌ Ｏ１４ａｎ−２基板温度３０’Ｃ以下とし
た。これにより、シリコン基板２０の表面層のシリコン
酸化膜マスク２２のない部分はアモルファス層２３にな
る。
ターニングした後、イオン打込みしだ状態を示す。酸化
膜２２のパターンはアイソレーション成域に相当する場
所であり、幅１．０ μｍである。イオン打込み条件は
、アンチモンｓｂ＋を加速電圧１５０ＫｅＶ、ドーズ量
Ｉ Ｘ Ｌ Ｏ１４ａｎ−２基板温度３０’Ｃ以下とし
た。これにより、シリコン基板２０の表面層のシリコン
酸化膜マスク２２のない部分はアモルファス層２３にな
る。
第２図（ｄ）は上記基板のシリコン酸化膜２２をエツチ
ング除去した後、ＣＶＤ法でアモルファスシリコン膜２
４を堆積した状態を示す。アモルファスシリコン膜２４
の堆積条件は、実施例１と同様であり、ただし、ホスフ
ィンＰＨ３をドーパントとして用いｎ型とし、膜厚は０
．８ μｍである。
ング除去した後、ＣＶＤ法でアモルファスシリコン膜２
４を堆積した状態を示す。アモルファスシリコン膜２４
の堆積条件は、実施例１と同様であり、ただし、ホスフ
ィンＰＨ３をドーパントとして用いｎ型とし、膜厚は０
．８ μｍである。
第２図（ｅ）はアニーリングにより固相エピタキシャル
成長させた状態を示す。アニールの条件は実施例１と同
様である。この時、イオン打込みした部分の表面上に堆
積したアモルファスシリコン膜は導電型ｎ型、抵抗率１
０Ω−■の単結晶膜２５になるが、イオン打込み時にマ
スクされた部分の表面上に堆積したアモルファスシリコ
ン膜は完全な単結晶にはならず、多結晶膜２６となる。
成長させた状態を示す。アニールの条件は実施例１と同
様である。この時、イオン打込みした部分の表面上に堆
積したアモルファスシリコン膜は導電型ｎ型、抵抗率１
０Ω−■の単結晶膜２５になるが、イオン打込み時にマ
スクされた部分の表面上に堆積したアモルファスシリコ
ン膜は完全な単結晶にはならず、多結晶膜２６となる。
第３図（ｆ）はアイソレーション及びベース拡散した状
態を示す。拡散は、幅１．０ μｍのアイソレーショ
ン用開口部及び７μｍ口のベース用開口部を有する主１
−レジストをマスクとしてボロンＢ＋をイオン打込みし
、ドライブイン拡散させたものである。アイソレーショ
ン領域は多結晶シリコンであるためボロンの拡散速度は
単結晶シリコン中に比へて数倍大きい。このためボロン
の拡散条件はベース層２８を形成するための条件とする
二とにより、同時にアイソレーションＷＪ２’ｌが形成
できる。この様にアイソレーションＷＪ２７とベース層
２８用のホトリソグラフィ及び拡散を同時に実施でき工
程短縮できる。更にアイソレーション拡散層の横方内拡
がりを小さくでき高抜積化に大きく寄与できる。
態を示す。拡散は、幅１．０ μｍのアイソレーショ
ン用開口部及び７μｍ口のベース用開口部を有する主１
−レジストをマスクとしてボロンＢ＋をイオン打込みし
、ドライブイン拡散させたものである。アイソレーショ
ン領域は多結晶シリコンであるためボロンの拡散速度は
単結晶シリコン中に比へて数倍大きい。このためボロン
の拡散条件はベース層２８を形成するための条件とする
二とにより、同時にアイソレーションＷＪ２’ｌが形成
できる。この様にアイソレーションＷＪ２７とベース層
２８用のホトリソグラフィ及び拡散を同時に実施でき工
程短縮できる。更にアイソレーション拡散層の横方内拡
がりを小さくでき高抜積化に大きく寄与できる。
第３図（ｇ）はエミツタ層２９を形成し、更にアルミニ
ウムコンタクト３０ａ、３０ｂ、３０ｃを形成した状態
を示す。
ウムコンタクト３０ａ、３０ｂ、３０ｃを形成した状態
を示す。
本発明によれば、欠陥の少なく均一性のよい高品質のシ
リコンエピタキシャル層を低温で形成できる。また更に
、半導体集積回路製造プロセスにおける工程短縮、高精
度化にも寄与できる。
リコンエピタキシャル層を低温で形成できる。また更に
、半導体集積回路製造プロセスにおける工程短縮、高精
度化にも寄与できる。
第１図、第２図、第３図は本発明の実施例を示す工程毎
の断面模式図である。 １０．２０・・・シリコン単結晶基板、１１．２３・・
アモルファス層、１２．２４・・・アモルファス膜、第
２ 図
の断面模式図である。 １０．２０・・・シリコン単結晶基板、１１．２３・・
アモルファス層、１２．２４・・・アモルファス膜、第
２ 図
Claims (1)
- 【特許請求の範囲】 １、単結晶基板上へのエピタキシャル層の形成において
、 （イ）単結晶基板の表面層にイオン打込みしてアモルフ
ァス層を形成する工程 （ロ）該基板上にアモルファスシリコン膜を堆積する工
程 （ハ）上記基板をアニールすることによりアモルファス
層及びアモルファス膜を単結晶化する工程 から成ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19443388A JPH0244714A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19443388A JPH0244714A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244714A true JPH0244714A (ja) | 1990-02-14 |
Family
ID=16324520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19443388A Pending JPH0244714A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774362A (ja) * | 1993-09-06 | 1995-03-17 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
-
1988
- 1988-08-05 JP JP19443388A patent/JPH0244714A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774362A (ja) * | 1993-09-06 | 1995-03-17 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
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