JPH0245843A - レジスタ／メモリ切換え回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、あらかじめ機能が定義されているレジスタ
群とメモリが所定のアドレス空間に混在して割付けれた
回路に係り、特に所定のアドレス空間におけるレジスタ
群とメモリとのアクセスを切り換えるレジスタ／メモリ
切換え回路に関するものである。

〔従来の技術〕

第４図は従来のレジスタ／メモリ切換え回路の一例を示
す構成ブロック図であり、２１はメモリアドレスデコー
ダで、アドレス指定人力Ａ。〜Ａｎを解読してメモリセ
ルアレイ２３のアドレスを指定する。２２はレジスタア
ドレスデコーダで、アドレス指定人力Ａ。−Ａｎを解読
してレジスタアレイ２４のアドレスを指定する。２５は
機能ロジックで、レジスタアレイ２４の各レジスタに書
込まれる内容に応じて所定の機能処理を実行し、例えば
メモリセルアレイ２３．入出力データバッファ２６を制
御し、読出し信号ＲＤ、書込み信号ＷＲ，素子選択信号
ＣＳに基づいてデータ入出力端子Ｄ０〜Ｄｍからのデー
タ書込み／データ読出しを制御する。

第５図は、第４図に示したレジスタアレイ２４およびメ
モリセルアレイ２３のメモリマツプを説明する模式図で
あり、同図（ａ）は第１のメモリマツプ状態を示し、レ
ジスタアレイ２４およびメモリセルアレイ２３が所定の
アドレス空間に割付けられ、斜線部が未定義領域となる
場合に相当する。

同図（ｂ）は第２のメモリマツプ状態を示し、レジスタ
アレイ２４およびメモリセルアレイ２３が所定のアドレ
ス空間に割付けられ、所定のアドレス空間に空き領域の
ない状態で割付けられた状態に対応する。

次に動作について説明する。

外部より指定されるアドレス指定人力ＡＯ〜Ａｎは、メ
モリアドレスデコーダ２１．レジスタアドレスデコーダ
２２によりデコードされ、各デコード結果に対応してメ
モリセルアレイ、２３またはレジスタアレイ２４の１ワ
ードが指定され、１ワードのメモリあるいはレジスタに
対して入出力データバッファ２６を介してデータ入出力
端子Ｄ０〜Ｄｍからのデータを読出し信号ＲＤ、書込み
信号ＷＲ，素子選択信号（チップセレクト信号）Ｃ３に
基づいて機能ロジック２５が書込み／読出しを制御する
。

〔発明が解決しようとする課題〕

ところが、従来のレジスタ／メモリ切換え回路は、上記
のように構成されているので、第５図（１）に示すよう
に、メモリ空間に空き領域が発生したり、同図（ｂ）に
示すようにメモリ空間全域をメモリセルアレイ領域とし
て定義できないため、外部回路が複雑となるとともに、
制御プログラムのアクセスアドレス管理が複雑となって
しまう重大な問題点があった。

この発明は、上記の問題点を解決するためになされたも
ので、所定のアドレス空間全域にメモリセル領域を定義
し、適宜レジスタ群の領域としてアドレス空間を切り換
えることにより、メモリ空間を拡張することなく、プロ
グラム実行状態に対応して効率よくレジスタ／メモリア
クセスを切換えることができるレジスタ／メモリ切換え
回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るレジスタ／メモリ切換え回路は、入力さ
れ委メモリの特定メモリアドレスに対する読み書き制御
信号に基づいてメモリアドレス空間の一部にアドレスが
定義されるレジスタ群へのアクセスまたはレジスタ群の
特定レジスタアドレスに対する読み書き制御信号に基づ
いてメモリアドレス空間全域に定義されるメモリへのア
クセスを選択的に切り換える切換え手段を設けたもので
ある。

〔作用〕

この発明においては、メモリの特定メモリアドレスに対
する読み書き制御信号またはレジスタ群の特定レジスタ
アドレスに対する読み書き制御信号が入力されると、切
換え手段がメモリアドレス空間の一部にアドレスが定義
されるレジスタ、群へのアクセスまたはメモリアドレス
空間全域に定義されるメモリへのアクセスを選択的に切
り換え、同一メモリ空間に対するメモリおよびレジスタ
群に対するアドレス指定を可能とする。

（実施例） 第１図はこの発明の一実施例を示すレジスタ／メモリ切
換え回路の構成を説明するブロック図であり、１はレジ
スタ選択回路で、外部からのアドレス指定人力Ａ０〜Ａ
ｎを解読して特定のメモリアドレスをデコードし、レジ
スタアレイ２４を選択状態に設定するとともに、メモリ
セルアレイ２３を非選択状態に設定する。２はメモリ選
択回路で、外部からのアドレス指定人力Ａ、−Ａｎを解
読して特定のメモリアドレス（例えば最終アドレス）を
デコードし、メモリセルアレイ２３を選択状態とし、レ
ジスタアレイ２４を非選択状態とする。

なお、レジスタ選択回路１およびメモリ選択回路２によ
りこの発明の切換え手段を構成し、メモリ（メモリセル
アレイ２３）の特定メモリアドレスに対する読み書き制
御信号またはレジスタ群となるレジスタアレイ２４の特
定レジスタアドレスに対する読み書き制御信号が人力さ
れると、メモリアドレス空間の一部（第２図（ａ）に示
すアドレスマツプ参照）にアドレスが定義されるレジス
タ群へのアクセスまたはメモリアドレス空間全域（第２
図（ｂ）に示すメモリマツプ参照）に定義されるメモリ
へのアクセスを選択的に切り換え、同一メモリ空間に対
するメモリおよびレジスタ群に対するアドレス指定を可
能とする。

第３図は、第１図に示したレジスタ選択回路１またはメ
モリ選択回路２の構成を説明する回路ブロック図であり
、１１は特定メモリアドレスデコード回路で、外部から
のアドレス指定人力Ａ。〜Ａｎにより特定メモリアドレ
ス、例えば最終アドレスが指定入力されたと解読した場
合には、アンドゲートＡＮＤ１の一方端にイネーブル信
号を出力する。アンドゲートＡＮＤ　１の他方端には読
み書き制御信号となる読出し信号ＲＤが入力され、両者
のアンドが成立する場合に、後段のフリップフロップ（
ＦＦ）１３をセットし、ＦＦ１４をリセットする制御信
号を出力する。

１２は特定レジスタアドレスデコード回路で、外部から
のアドレス指定人力Ａ、ｘＡｎにより特定レジスタアド
レスが指定人力されたと解読した場合には、アンドゲー
トＡＮＤ２の一方端にイネーブル信号を出力する。アン
ドゲートＡＮＤ２の他方端には読み書き制御信号となる
読出し信号ＲＤが人力され、両者のアンドが成立する場
合に、後段のフリップフロップ（ＦＦ）１３をリセット
し、ＦＦ１４をセットする制御信号を出力する。

ＡＮＤ３はアンドゲートで、ＦＦ１３の出力とチップセ
レクト信号Ｃ５が共にＨレベルの場合に、レジスタアレ
イ２４のアクセスを選択するレジスタ選択信号５ＥＬ１
をレジスタアレイ２４に出力する。

ＡＮＤ４はアンドゲートで、ＦＦ１４の出力とチップセ
レクト信号Ｃ３が共にＨレベルの場合に、メモリセルア
レイ２３のアクセスを選択するメモリ選択信号５ＥＬ２
をメモリセルアレイ２３に出力する。

なお、上述したように、レジスタ選択信号５ＥＬ１が出
力された場合には、メモリセルアレイ２３は非選択状態
となり、メモリ選択信号５ＥＬ２が出力された場合には
、レジスタアレイ２４が非選択状態となる。

次に動作について説明する。

外部からのアドレス、指定入力ＡｏＮＡｎがレジスタ選
択回路１．メモリ選択回路２に入力されると、特定アド
レスが入力されたかどうかを判断し、例えばメモリセル
アレイ２３に定義されたメモリアドレス空間の最終アド
レスが指定されたと解読した場合、すなわち第３図に示
した特定メモリアドレスデコード回路１１が最終アドレ
スが指定されたと判定し、かつその時読出し信号ＲＤが
Ｈレベルの場合には、アンドゲートＡＮＤＩの出力がＨ
レベルとなり、ＦＦ１３をセットするとともに、ＦＦ１
４をリセットし、メモリアドレス空間の一部（第２図（
ａ）参照）にレジスタアレイ２４に対するアドレスを割
り付ける。

そして、チップセレクト信号Ｃ５がＨレベルとなると、
アンドゲートＡＮＤ３からレジスタ選択信号５ＥＬＩが
レジスタアレイ２４に出力される。以後、アドレス指定
人力Ａ０〜Ａｎに入力されるアドレスに従ってレジスタ
アレイ２４への読出し／書込みアクセスが開始される。

一方、レジスタアレイ２４の特定アドレスが指定された
と解読した場合、すなわち第３図に示した特定レジスタ
アドレスデコード回路１２が最終アドレスが指定された
と判定し、かつその時読出し信号ＲＤがＨレベルの場合
には、アンドゲートＡＮＤ２の出力がＨレベルとなり、
ＦＦ１３をリセットするとともに、ＦＦ１４をセットし
、アドレス空間全域（第２図（ａ）参照）にメモリセル
アレイ２３のアドレスを割り付ける。

そして、チップセレクト信号Ｃ５がＨレベルとなると、
アンドゲートＡＮＤ４からメモリ選択信号５ＥＬ２がメ
モリセルアレイ２３に出力される。以後、アドレス指定
人力Ａ０〜Ａｎに入力されるアドレスに従ってメモリセ
ルアレイ２３への読出し／書込みアクセスが開始される
。

このように、外部より特定アドレスに対する読出し／書
込みが行われると、第２図（ａ）に示すようにレジスタ
アレイ２４がメモリマツプ上に配置され、外部よりレジ
スタアレイ２４に対する読出し／書込みが可能となる。

また、外部より特定レジスタアドレスに対する読出し／
書込みが行われることにより、第２図（ｂ）に示すよう
にメモリセルアレイ２３がメモリマツプ全域に配置され
、外部より全メモリセルアレイ２３に対する読出し／書
込みが可能となる。

なお、上記実施例においては、ＦＦ１３，１４の制御を
読出し信号ＲＤにより行う場合について説明したが、書
込み信号ＷＲであってもよく、また、書込み信号ＷＲと
読出し信号ＲＤとの論理和（ＯＲ）により制御しても良
い。

また、上記実施例においては、メモリセルアレイ２３の
書込みタイプについて特に限定していないが、スタティ
ック型でもダイナミック型であってもこの発明を適用で
きる。

さらに、上記実施例においては、アドレス設定方法につ
いて、多重化しない設定方法について説明したが、多重
化したアドレスを設定するメモリ回路にも適用できる。

〔発明の効果〕

以上説明したように、この発明は人力されるメモリの特
定メモリアドレスに対する読み書き制御信号に基づいて
メモリアドレス空間の一部にアドレスが定義されるレジ
スタ群へのアクセスまたはレジスタ群の特定レジスタア
ドレスに対する読み書き制御信号に基づいてメモリアド
レス空間全域に定義されるメモリへのアクセスを選択的
に切り換える切換え手段を設けたので、メモリを全メモ
リアドレス空間に配置可能となり、レジスタ群との混在
のための外部回路を大幅に簡素化できるとともに、レジ
スタ群とメモリ混在によるプログラム変更を極力抑える
ことができ、ソフトウェア開発を容易にできる等の優れ
た効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すレジスタ／メモリ切
換え回路の構成を説明するブロック図、第２図はこの発
明によるメモリマツプを説明する模式図、第３図は、第
１図に示したレジスタ選択回路またはメモリ選択回路の
構成を説明する回路ブロック図、第４図は従来のレジス
タ／メモリ切換え回路の一例を示す構成ブロック図、第
５図は、第４図に示したレジスタアレイおよびメモリセ
ルアレイのメモリマツプを説明する模式図である。 図において、１はレジスタ選択回路、２はメモリ選択回
路、２１はメモリアドレスデコーダ、２３はメモリセル
アレイ、２４はレジスタアレイ、２５は機能ロジック、
２６は入出力デコーダバッファである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　　（外２名）１、事件の
表示 ２１発明の名称 ３、補正をする者 特願昭６３ レジスタ／ （自発） １９６８５８号 モリ切換え回路 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第４頁４〜５行の「Ｃ８に基づいて機能
ロジック２５が書込み／読出しを制御する。］を、「Ｃ
３により書込み／読出しが行われる。」と補正する。 （２）同じく第１０頁２０行の「特定アドレス」を、「
特定メモリアドレス」と補正する。 （３）　　同じく第１１頁１７行の「書込みタイプ」を
、「メモリセル構成」と補正する。 以　　上 代表者 ４、代

Claims (1)

【特許請求の範囲】
1. あらかじめ機能が定義されたレジスタ群とメモリとを所
   定のメモリアドレス空間内に割り付け、入力されたアド
   レスに対応して前記レジスタ群またはメモリに対する入
   出力データの読出し／書込みアクセスを行うメモリ回路
   において、入力される前記メモリの特定メモリアドレス
   に対する読み書き制御信号に基づいて前記メモリアドレ
   ス空間の一部にアドレスが定義されるレジスタ群へのア
   クセスまたは前記レジスタ群の特定レジスタアドレスに
   対する読み書き制御信号に基づいて前記メモリアドレス
   空間全域に定義されるメモリへのアクセスを選択的に切
   り換える切換え手段を具備したことを特徴とするレジス
   タ／メモリ切換え回路。