JPH0246737A - ３−５族化合物半導体素子の製造方法 - Google Patents
３−５族化合物半導体素子の製造方法Info
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- JPH0246737A JPH0246737A JP63197231A JP19723188A JPH0246737A JP H0246737 A JPH0246737 A JP H0246737A JP 63197231 A JP63197231 A JP 63197231A JP 19723188 A JP19723188 A JP 19723188A JP H0246737 A JPH0246737 A JP H0246737A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は■−ｖ族化合物半導体素子の製造方法に関し、
特に相補形の電界効果トランジスタの製造方法に関する
。
特に相補形の電界効果トランジスタの製造方法に関する
。
［従来の技術］
ＧａＡＳをはじめとづる■−ｖ族化合物半導体材料は、
従来のＳｉに比べ電子の移動度が大きいという特徴を持
ち、この材料を用いて超高速集積回路を構成する意義は
きわめて大きい。このような超高速集積回路を構成する
場合、ＧａＡｓでは第３図（ａ）に示すようなＭ Ｅ
Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）が用いられテイル。
従来のＳｉに比べ電子の移動度が大きいという特徴を持
ち、この材料を用いて超高速集積回路を構成する意義は
きわめて大きい。このような超高速集積回路を構成する
場合、ＧａＡｓでは第３図（ａ）に示すようなＭ Ｅ
Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）が用いられテイル。
このＭＥＳＦＥＴは半絶縁性基板１の上に導電性を有す
る半導体層２が形成され、その上にゲートとなるショッ
トキー電極３、その両側にソース、ドレインとなる２つ
のオーミック電極４が配置された構造となっている。ま
た素子の奇生抵抗低減のため、第３図（ｂ）のように２
つのオーミック電極下に不純物を高濃度に導入した半導
体層１ｆｉ、５を持つ構造を用いることも広く行われて
いる。
る半導体層２が形成され、その上にゲートとなるショッ
トキー電極３、その両側にソース、ドレインとなる２つ
のオーミック電極４が配置された構造となっている。ま
た素子の奇生抵抗低減のため、第３図（ｂ）のように２
つのオーミック電極下に不純物を高濃度に導入した半導
体層１ｆｉ、５を持つ構造を用いることも広く行われて
いる。
ところで、前記ＭＥＳＦＥＴを用いた大規模集積回路を
構成する場合には、ｎ形層をチャネルとするＦＥＴ （
ｎチャネルＦＥＴ）とｐ形層をチャネルとするＦＥＴ
（ｎチャネルＦＥＴ）を組合わせた相補形回路を用いる
ことが消費電力低減のため有利である。第４図は相補形
回路を用いたインバーターを示す図であり、ｎチャネル
ＦＥＴ１３、ｎチャネルＦＥＴ１４の２つのＦＥＴのゲ
ートを入力端子１５、ドレインを出力端子１６、ｎチャ
ネルＦＥＴのソースを接地端子１７、ｎチャネルＦＥＴ
のソースを電源端子１８になるように接続された回路で
ある。
構成する場合には、ｎ形層をチャネルとするＦＥＴ （
ｎチャネルＦＥＴ）とｐ形層をチャネルとするＦＥＴ
（ｎチャネルＦＥＴ）を組合わせた相補形回路を用いる
ことが消費電力低減のため有利である。第４図は相補形
回路を用いたインバーターを示す図であり、ｎチャネル
ＦＥＴ１３、ｎチャネルＦＥＴ１４の２つのＦＥＴのゲ
ートを入力端子１５、ドレインを出力端子１６、ｎチャ
ネルＦＥＴのソースを接地端子１７、ｎチャネルＦＥＴ
のソースを電源端子１８になるように接続された回路で
ある。
前記Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを用いて相補形回路を構成
する場合には、以下に説明するようなｎ形不純物および
ｐ形不純物をイオン注入した領域を動作層とするＦＥＴ
を製造することにより可能でおる。第５図（ａ）〜（ｆ
）はこの製造方法を工程順に示す基板断面図である。
する場合には、以下に説明するようなｎ形不純物および
ｐ形不純物をイオン注入した領域を動作層とするＦＥＴ
を製造することにより可能でおる。第５図（ａ）〜（ｆ
）はこの製造方法を工程順に示す基板断面図である。
半絶縁性ＧａＡｓ基板５２１にＳｉ等のｎ形不純物を所
望の領域のみ開口したフォトレジスト５２２ａをマスク
にイオン注入し、ｎチャネルＦＥＴの動作層５２８を形
成する（第５図（ａ））。
望の領域のみ開口したフォトレジスト５２２ａをマスク
にイオン注入し、ｎチャネルＦＥＴの動作層５２８を形
成する（第５図（ａ））。
ざらに別の領域を開口したフォトレジスト５２２ｂをマ
スクにＨｐ等のｐ形不純物をイオン注入し、ｎチャネル
ＦＥＴの動作層５３７を形成する（第５図（ｂ））。
スクにＨｐ等のｐ形不純物をイオン注入し、ｎチャネル
ＦＥＴの動作層５３７を形成する（第５図（ｂ））。
続いて基板５２１の表面にＷＳｉ等の高融点金属を堆積
し、反応性イオンエツチングで加工し、ゲトのショット
キー電極５２５を形成する（第５図（Ｃ））。
し、反応性イオンエツチングで加工し、ゲトのショット
キー電極５２５を形成する（第５図（Ｃ））。
このゲート電イへ５２５６よびｒ）チャネルＦＥＴ領域
を開口したフォトレジスト５２２ＣをマスクにＳｉ等の
ｒ）形不純物をイオン注入し、高温度ｎ形領域５２６を
形成する（第５図（ｄ））。
を開口したフォトレジスト５２２ＣをマスクにＳｉ等の
ｒ）形不純物をイオン注入し、高温度ｎ形領域５２６を
形成する（第５図（ｄ））。
またゲート電極５２５およびｎチャネルＦＥＴ領域を開
口したフォトレジスト５２２ｄをマスクにＨｇ等のｐ型
不純物をイオン注入し、高温度ｎ形領域５３８を形成す
る（第５図（ｅ））。次いで、全面をＳｉＮ等の保護膜
で覆って熱処理を施し、イオン注入した不純物を活性化
する。最後にショットキー電極５２５の両側にオーミッ
ク電極５３２を蒸着し、合金化の熱処理を行うことによ
り素子は完成する〈第５図（ｆ））。このような製造方
法により相補形ＭＥＳＦＥＴ回路を製造することが可能
でおる。
口したフォトレジスト５２２ｄをマスクにＨｇ等のｐ型
不純物をイオン注入し、高温度ｎ形領域５３８を形成す
る（第５図（ｅ））。次いで、全面をＳｉＮ等の保護膜
で覆って熱処理を施し、イオン注入した不純物を活性化
する。最後にショットキー電極５２５の両側にオーミッ
ク電極５３２を蒸着し、合金化の熱処理を行うことによ
り素子は完成する〈第５図（ｆ））。このような製造方
法により相補形ＭＥＳＦＥＴ回路を製造することが可能
でおる。
［発明が解決しようとする課題］
しかしながら上記の方法において、通常イオン注入した
Ｈ（］、８ｅのようなｐ形不純物は拡散が大きく、熱処
理中に基板内部に広がるため、動作層が基板側に広がり
、製造した素子の特性を劣化させるという問題があった
。
Ｈ（］、８ｅのようなｐ形不純物は拡散が大きく、熱処
理中に基板内部に広がるため、動作層が基板側に広がり
、製造した素子の特性を劣化させるという問題があった
。
本発明は、このような従来の問題点を解決し、ｎチャネ
ルＦＥＴの動作層の広がりを抑え、前記ＦＥＴを用いた
ｎチャネルおよびｎチャネルＦＥＴを同一基板上に形成
した■−ｖ族化合物半導体素子の製造方法を提供するこ
とを目的とする。
ルＦＥＴの動作層の広がりを抑え、前記ＦＥＴを用いた
ｎチャネルおよびｎチャネルＦＥＴを同一基板上に形成
した■−ｖ族化合物半導体素子の製造方法を提供するこ
とを目的とする。
［課題を解決するための手段］
本発明は、基板上にＩＶ族原子を不純物として導入した
半導体層を形成する工程と、該半導体層の所望の領域に
■族原子あるいはＶ族原子をイオン注入して熱処理を行
い、該イオン注入領域の導電形を反転させる工程と、導
電形の異なる各領域の表面にショットキー電極および該
ショットキー電極の両側にオーミック電極をそれぞれ形
成する工程とを備えてなることを特徴とするＩ−Ｖ族化
合物半導体素子の製造方法でおる。
半導体層を形成する工程と、該半導体層の所望の領域に
■族原子あるいはＶ族原子をイオン注入して熱処理を行
い、該イオン注入領域の導電形を反転させる工程と、導
電形の異なる各領域の表面にショットキー電極および該
ショットキー電極の両側にオーミック電極をそれぞれ形
成する工程とを備えてなることを特徴とするＩ−Ｖ族化
合物半導体素子の製造方法でおる。
［作用］
■−Ｖ族化合物半導体層としてＧａＡｓ、ＩＶ族の不純
物原子としてＳｉ、イオン注入する元素としてＧａを用
いた場合について、以下本発明の詳細な説明する。
物原子としてＳｉ、イオン注入する元素としてＧａを用
いた場合について、以下本発明の詳細な説明する。
第６図は、Ｓｉを１２０ｋｅＶで５ ｘ １０１２ｃｍ
−２および５ Ｘ １０１１０１３Ｃでイオン注入した
ＧａＡｓに、Ｇａを３４０ｋｅＶでイオン注入し、熱処
理を施した後のシートキャリア濃度と移動度のＧａイオ
ンのドーズ量依存性を示したものでおる（第４８回応用
物理学会学術講演会講演予稿集、８４８ページ、講演番
号１９ｐ−７Ｄ−５）。図中、○およびΔは、それぞれ
Ｓｌのイオン注入ｍｔｆｉ ５ ｘ １０１２ｃｍ−２
；ａ ヨ（ｊ ５ ｘ １０１３ｃｍ−２（７）場合を
示し、Ａはシートキャリア濃度、Ｂは移動度を示したも
のである。同図かられかるように、Ｇａドーズ畢が１
ｘ １０１１０１４Ｃ以上でＳｉドープＧａＡｓのｎ形
（図中実線）からｐ形（図中破線）への反転が観測され
ている。
−２および５ Ｘ １０１１０１３Ｃでイオン注入した
ＧａＡｓに、Ｇａを３４０ｋｅＶでイオン注入し、熱処
理を施した後のシートキャリア濃度と移動度のＧａイオ
ンのドーズ量依存性を示したものでおる（第４８回応用
物理学会学術講演会講演予稿集、８４８ページ、講演番
号１９ｐ−７Ｄ−５）。図中、○およびΔは、それぞれ
Ｓｌのイオン注入ｍｔｆｉ ５ ｘ １０１２ｃｍ−２
；ａ ヨ（ｊ ５ ｘ １０１３ｃｍ−２（７）場合を
示し、Ａはシートキャリア濃度、Ｂは移動度を示したも
のである。同図かられかるように、Ｇａドーズ畢が１
ｘ １０１１０１４Ｃ以上でＳｉドープＧａＡｓのｎ形
（図中実線）からｐ形（図中破線）への反転が観測され
ている。
この現象を利用したのが本発明でおり、上記の場合を例
にとると、ｎチャネルＦＥＴを形成する領域のＳ１ド一
プｎ形ＧａＡｓチヤネル層にＧａをイオン注入した後、
熱処理を施すことにより、Ｇａイオン注入領域のＳｉド
ープｎ形ＧａＡｓ層のみがｐ形に反転するので、同一基
板上にｎチャネルおよびｎチャネルのＦＥＴを製造する
ことが可能となる。このときのｐ形不純物は従来例のｐ
形不純物より拡散の小さいＳｉとなるので動作層の広が
りは少なく、高性能のｎチャネルＦＥＴが製造できる。
にとると、ｎチャネルＦＥＴを形成する領域のＳ１ド一
プｎ形ＧａＡｓチヤネル層にＧａをイオン注入した後、
熱処理を施すことにより、Ｇａイオン注入領域のＳｉド
ープｎ形ＧａＡｓ層のみがｐ形に反転するので、同一基
板上にｎチャネルおよびｎチャネルのＦＥＴを製造する
ことが可能となる。このときのｐ形不純物は従来例のｐ
形不純物より拡散の小さいＳｉとなるので動作層の広が
りは少なく、高性能のｎチャネルＦＥＴが製造できる。
［実施例］
以下、本発明の実施例について■−ｖ族化合物半導体を
ＧａＡｓ、 ＩＶ族不純物元素をＳｉとした場合につい
て説明する。
ＧａＡｓ、 ＩＶ族不純物元素をＳｉとした場合につい
て説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例について
その製造方法を工程順に示す基板断面図である。半絶縁
性ＧａＡｓ基板１２１にｎチャネルＦＥＴおよびｎチャ
ネルＦＥＴを作製する領域を開口したフォトレジスト１
２２ａをマスクにＳｉをイオン注入し、Ｓ１注入ＧａＡ
ｓ層１２３を形成する（第１図（ａ））。
その製造方法を工程順に示す基板断面図である。半絶縁
性ＧａＡｓ基板１２１にｎチャネルＦＥＴおよびｎチャ
ネルＦＥＴを作製する領域を開口したフォトレジスト１
２２ａをマスクにＳｉをイオン注入し、Ｓ１注入ＧａＡ
ｓ層１２３を形成する（第１図（ａ））。
次いで、ｎチャネルＦＥＴを作製する領域に、フォトレ
ジスト１２２ｂをマスクにＧａをイオン注入し、Ｇａ、
Ｓｉ注入ＧａＡｓ層１２４を形成する（第１図（ｂ）
）。
ジスト１２２ｂをマスクにＧａをイオン注入し、Ｇａ、
Ｓｉ注入ＧａＡｓ層１２４を形成する（第１図（ｂ）
）。
続いて基板１２１の表面にＷＳｉ等の高融点金属を堆積
し、反応性イオンエツチングで加工してゲートのショッ
トキー電極１２５を形成する（第１図（Ｃ））。
し、反応性イオンエツチングで加工してゲートのショッ
トキー電極１２５を形成する（第１図（Ｃ））。
このゲート電極１２５およびｎチャネルＦＥＴおよびｎ
チャネルＦＥＴを作製する領域を開口したフォトレジス
ト１２２ＣをマスクにＳｉをイオン注入し、高濃度Ｓｉ
注入ＧａＡ３層１２６を形成する（第１図（ｄ））。
チャネルＦＥＴを作製する領域を開口したフォトレジス
ト１２２ＣをマスクにＳｉをイオン注入し、高濃度Ｓｉ
注入ＧａＡ３層１２６を形成する（第１図（ｄ））。
ざらにｎチャネルＦＥＴを作製する領域を開口したフォ
トレジスト１２２ｄおよびゲート電極１２５をマスクに
Ｇａをイオン注入し、高濃度Ｇａ、 Ｓｉ注入ＧａＡｓ
層１２７を形成する（第１図（ｅ））。
トレジスト１２２ｄおよびゲート電極１２５をマスクに
Ｇａをイオン注入し、高濃度Ｇａ、 Ｓｉ注入ＧａＡｓ
層１２７を形成する（第１図（ｅ））。
次にレジスト１２２ｄを除去した後、全面をＳｉＮで覆
って熱処理を施し、イオン注入した不純物を活性化する
。この熱処理により、Ｓｉのみを注入した領１４．１２
３，１２６はｎ形の導電性を示し、動作層となる「１形
ＧａＡｓ層１２３および奇生抵抗低減のための高濃度ｎ
形層１ｉ！１ｃ１２６が形成される。また、ＳｉとＧａ
を注入した領域１２４．１２７はｐ形の導電性を示し、
動作層となるｐ形ＧａＡｓ層１２４および高濃度ｐ影領
域１２７が形成される。最後にショットキー電極１２５
の両側にオーミック電極１３２を蒸着して合金化の熱処
理を行い、素子は完成する（第１図（ｆ））。
って熱処理を施し、イオン注入した不純物を活性化する
。この熱処理により、Ｓｉのみを注入した領１４．１２
３，１２６はｎ形の導電性を示し、動作層となる「１形
ＧａＡｓ層１２３および奇生抵抗低減のための高濃度ｎ
形層１ｉ！１ｃ１２６が形成される。また、ＳｉとＧａ
を注入した領域１２４．１２７はｐ形の導電性を示し、
動作層となるｐ形ＧａＡｓ層１２４および高濃度ｐ影領
域１２７が形成される。最後にショットキー電極１２５
の両側にオーミック電極１３２を蒸着して合金化の熱処
理を行い、素子は完成する（第１図（ｆ））。
以上の工程によりｎチャネルＦＥＴの動作層の広がりを
抑制しつつ、相補形ＭＥＳＦＥＴ回路を製造することが
可能となった。
抑制しつつ、相補形ＭＥＳＦＥＴ回路を製造することが
可能となった。
第２図（ａ）〜（（］）は本発明の第２の実施例につい
てその製造方法を工程順に示す基板断面図である。まず
半絶縁性ＧａＡｓ基板２２１に分子線エピタキシー法に
よりノンドープＧａＡｓバッファ層２３３ 、Ｓｉドー
プｎ形ＧａＡＳ層２３４をこの順に成長させる（第２図
（ａ））。
てその製造方法を工程順に示す基板断面図である。まず
半絶縁性ＧａＡｓ基板２２１に分子線エピタキシー法に
よりノンドープＧａＡｓバッファ層２３３ 、Ｓｉドー
プｎ形ＧａＡＳ層２３４をこの順に成長させる（第２図
（ａ））。
続いて隣接したＦＥＴを電気的に分離するため、フォト
レジスト２２２ａをマスクに各ＦＥＴの間の領域に酸素
をイオン注入し、半絶縁領域である酸素注入ＧａＡｓ１
ｉ ２３５を形成する（第２図（ｂ））。
レジスト２２２ａをマスクに各ＦＥＴの間の領域に酸素
をイオン注入し、半絶縁領域である酸素注入ＧａＡｓ１
ｉ ２３５を形成する（第２図（ｂ））。
ざらにｎチャネルＦＥＴを作製する領域を開口したフォ
トレジスト２２２ｂをマスクにＧａをイオン注入し、Ｇ
ａ注入ＳｉドープＧａＡ’Ｊ ２３６を形成する（第２
図（Ｃ））。
トレジスト２２２ｂをマスクにＧａをイオン注入し、Ｇ
ａ注入ＳｉドープＧａＡ’Ｊ ２３６を形成する（第２
図（Ｃ））。
次いでレジスト２２２ｂを除去した後、表面に一３ｉ等
の高融点金属を堆積して反応性イオンエツチングで加工
し、ゲートのショットキー電極２２５を形成する（第２
図（ｄ））。
の高融点金属を堆積して反応性イオンエツチングで加工
し、ゲートのショットキー電極２２５を形成する（第２
図（ｄ））。
このゲート電極２２５およびｎチャネルＦＥＴおよびｎ
チャネルＦＥＴを作製する領域を開口したフォトレジス
ト２２２ＣをマスクにＳ：をイオン注入し、高濃度Ｓｉ
注入ＧａＡｓ層２２６を形成する（第２図（ｅ））。
チャネルＦＥＴを作製する領域を開口したフォトレジス
ト２２２ＣをマスクにＳ：をイオン注入し、高濃度Ｓｉ
注入ＧａＡｓ層２２６を形成する（第２図（ｅ））。
ざらにｎチャネルＦＥＴを作製する領域を開口したフォ
トレジスト２２２ｄおよびゲート電極２２５をマスクに
Ｇａをイオン注入し、高濃度Ｇａ、 Ｓｉ注入ＧａＡｓ
１ｌ ２２７を形成する（第１図（ｆ））。
トレジスト２２２ｄおよびゲート電極２２５をマスクに
Ｇａをイオン注入し、高濃度Ｇａ、 Ｓｉ注入ＧａＡｓ
１ｌ ２２７を形成する（第１図（ｆ））。
次にレジスト２２２ｄを除去した後、全面をＳｉＮで覆
って熱処理を施し、イオン注入した不純物を活性化する
。この熱処理により、Ｓｉのみを注入した領域２２６は
ｎ形の導電性を示し、奇生抵抗低減のための高濃度ｎ形
層２２６が形成される。またＧａ。
って熱処理を施し、イオン注入した不純物を活性化する
。この熱処理により、Ｓｉのみを注入した領域２２６は
ｎ形の導電性を示し、奇生抵抗低減のための高濃度ｎ形
層２２６が形成される。またＧａ。
ｒＭ素がともにイオン注入されていない領１２３４は「
）形の導電性が維持され、ｎチャネルＦＥＴの動住居と
なる。ざらに、ＳｉドープＧａＡｓ＠２３４にＧａをイ
オン注入した領域２３６およびＳｌとＧａを注入した領
域２２７はｐ形の導電性を示し、動作層となるｐ形Ｇａ
Ａｓ層２３６および高濃度ｐ影領域２２７が形成される
。最後にショットキー電極２２５の両側にオーミック電
極２３２を蒸着して合金化の熱処理を行い、素子は完成
する（第２図（ｇ））。
）形の導電性が維持され、ｎチャネルＦＥＴの動住居と
なる。ざらに、ＳｉドープＧａＡｓ＠２３４にＧａをイ
オン注入した領域２３６およびＳｌとＧａを注入した領
域２２７はｐ形の導電性を示し、動作層となるｐ形Ｇａ
Ａｓ層２３６および高濃度ｐ影領域２２７が形成される
。最後にショットキー電極２２５の両側にオーミック電
極２３２を蒸着して合金化の熱処理を行い、素子は完成
する（第２図（ｇ））。
以上の工程によりｐチャネルＦＥＴの動作層の広がりを
抑制しつつ、相補形ＭＥＳＦＥＴ回路を製造することが
可能となった。ざらに本実施例によって製造した素子は
分子線エピタキシー法により高濃度薄膜の動作層を形成
できるため、短ヂャネル効果を抑制しつつ短ゲート化を
図り、高性能の相補形ＭＥＳＦＥＴ集積回路を製造でき
る。
抑制しつつ、相補形ＭＥＳＦＥＴ回路を製造することが
可能となった。ざらに本実施例によって製造した素子は
分子線エピタキシー法により高濃度薄膜の動作層を形成
できるため、短ヂャネル効果を抑制しつつ短ゲート化を
図り、高性能の相補形ＭＥＳＦＥＴ集積回路を製造でき
る。
［発明の効果］
以上説明したように、本発明によりρ形不純物の拡散を
抑制しつつ相補形ＭＥＳＦＥＴ集積回路を製造すること
ができ、この相補形ＭＥＳＦＥＴを用いた低消費電力の
超高速集積回路の実現が可能となった。
抑制しつつ相補形ＭＥＳＦＥＴ集積回路を製造すること
ができ、この相補形ＭＥＳＦＥＴを用いた低消費電力の
超高速集積回路の実現が可能となった。
第１図および第２図はそれぞれ本発明の一実施例を工程
順に示す基板断面図、第３図はＭＥＳＦＥＴの構造を示
す基板断面図、第４図は相補形ＦＥＴを用いたインバー
ターを示す回路図、第５図は従来例による製造方法を工
程順に示す基板断面図、第６図はＳｉをイオン注入した
ＧａＡｓにＧａをイオン注入したときのキャリアの面密
度と移動度との関係を示す図でおる。 １・・・半絶縁性基板 ２・・・導電性半導体層 ３ 、１２５，２２５．５２５・・・ショットキー電極
４ 、１３２．２３２．５３２・・・オーミック電極５
・・・高濃度ドープ半導体領域 ３・・・「）チャネルＦＥＴ ４・・・ｐチャネルＦＥＴ ５・・・入力端子 ６・・・出力端子 ７・・・接地端子 ８・・・電源端子 １２１．２２１，５２１−・・半絶縁性ＧａＡｓ基板１
２２ａ 〜ｄ、２２２ａ 〜ｄ、５２２ａ 〜ｄ ・７
ｔヒレシスト１２３．５２８ ・Ｓｉ注入ＧａＡＳ層
１２４ ・ａａ、 ｓ＊注入ＧａＡＳｌｉｉ１２６．２
２６，５２６−・・高濃度Ｓｉ注入ＧａＡｓ層１２７．
２２７ ・・・高濃度Ｇａ、 Ｓｉ注入ＧａＡｓ１１２
３３・・・ノンドープＧａＡｓ層 ２３４−３ｉド一プＧａＡＳ層 ２３５・・・酸素注入ＧａＡ３層 ２３６−ｅａ注入ＳｉドープＧａＡｓ１１５３７ ・Ｍ
（］注入ＧａＡＳ層 ５３８・・・高濃度Ｍ（ｌ注入ＧａＡＳ層第３図
順に示す基板断面図、第３図はＭＥＳＦＥＴの構造を示
す基板断面図、第４図は相補形ＦＥＴを用いたインバー
ターを示す回路図、第５図は従来例による製造方法を工
程順に示す基板断面図、第６図はＳｉをイオン注入した
ＧａＡｓにＧａをイオン注入したときのキャリアの面密
度と移動度との関係を示す図でおる。 １・・・半絶縁性基板 ２・・・導電性半導体層 ３ 、１２５，２２５．５２５・・・ショットキー電極
４ 、１３２．２３２．５３２・・・オーミック電極５
・・・高濃度ドープ半導体領域 ３・・・「）チャネルＦＥＴ ４・・・ｐチャネルＦＥＴ ５・・・入力端子 ６・・・出力端子 ７・・・接地端子 ８・・・電源端子 １２１．２２１，５２１−・・半絶縁性ＧａＡｓ基板１
２２ａ 〜ｄ、２２２ａ 〜ｄ、５２２ａ 〜ｄ ・７
ｔヒレシスト１２３．５２８ ・Ｓｉ注入ＧａＡＳ層
１２４ ・ａａ、 ｓ＊注入ＧａＡＳｌｉｉ１２６．２
２６，５２６−・・高濃度Ｓｉ注入ＧａＡｓ層１２７．
２２７ ・・・高濃度Ｇａ、 Ｓｉ注入ＧａＡｓ１１２
３３・・・ノンドープＧａＡｓ層 ２３４−３ｉド一プＧａＡＳ層 ２３５・・・酸素注入ＧａＡ３層 ２３６−ｅａ注入ＳｉドープＧａＡｓ１１５３７ ・Ｍ
（］注入ＧａＡＳ層 ５３８・・・高濃度Ｍ（ｌ注入ＧａＡＳ層第３図
Claims (1)
- （１）基板上にIV族原子を不純物として導入した半導体
層を形成する工程と、該半導体層の所望の領域にIII族
原子あるいはＶ族原子をイオン注入して熱処理を行い、
該イオン注入領域の導電形を反転させる工程と、導電形
の異なる各領域の表面にショットキー電極および該ショ
ットキー電極の両側にオーミック電極をそれぞれ形成す
る工程とを備えてなることを特徴とするIII−Ｖ族化合
物半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197231A JP2718076B2 (ja) | 1988-08-09 | 1988-08-09 | ▲ｉｉｉ▼−▲ｖ▼族化合物半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197231A JP2718076B2 (ja) | 1988-08-09 | 1988-08-09 | ▲ｉｉｉ▼−▲ｖ▼族化合物半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0246737A true JPH0246737A (ja) | 1990-02-16 |
| JP2718076B2 JP2718076B2 (ja) | 1998-02-25 |
Family
ID=16371025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63197231A Expired - Lifetime JP2718076B2 (ja) | 1988-08-09 | 1988-08-09 | ▲ｉｉｉ▼−▲ｖ▼族化合物半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718076B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022058269A1 (en) * | 2020-09-18 | 2022-03-24 | Iii-V Technologies Gmbh | Normally-off mesfet device with stacked gate contact |
-
1988
- 1988-08-09 JP JP63197231A patent/JP2718076B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022058269A1 (en) * | 2020-09-18 | 2022-03-24 | Iii-V Technologies Gmbh | Normally-off mesfet device with stacked gate contact |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2718076B2 (ja) | 1998-02-25 |
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