JPH0246739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0246739A JPH0246739A JP19750688A JP19750688A JPH0246739A JP H0246739 A JPH0246739 A JP H0246739A JP 19750688 A JP19750688 A JP 19750688A JP 19750688 A JP19750688 A JP 19750688A JP H0246739 A JPH0246739 A JP H0246739A
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- insulating film
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- etching
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- Pending
Links
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（リ 産業上の利用分野
本発明は化合物半導体を用いた電界効果トランジスタ（
以下、ＦＥＴという、）、高移動度トランジスタ等の半
導体装置の製造方法、特にそのゲート電極の形成方法の
改良に関する。
以下、ＦＥＴという、）、高移動度トランジスタ等の半
導体装置の製造方法、特にそのゲート電極の形成方法の
改良に関する。
（ロ）従来の技術
化合物半導体ＦＥＴとして、Ｇ ａ Ａ ｓショットキ
バリア形ＦＥＴ（ＧａＡｓ ＭＥＳ ＦＥＴ）が
ある。このＧａＡｓ ＭＥＳ ＦＥＴの製造方法と
しては、例えば、特開昭６２−７９６７６号公報に示さ
れている。
バリア形ＦＥＴ（ＧａＡｓ ＭＥＳ ＦＥＴ）が
ある。このＧａＡｓ ＭＥＳ ＦＥＴの製造方法と
しては、例えば、特開昭６２−７９６７６号公報に示さ
れている。
従来の製造方法につき、第２図に従い説明する。半絶縁
性ＧａＡｓ基板（１）上に、例えばエピタキシャル成長
方法によってｎ型ＧａＡｓチャネル層（２）を形成し、
このｎ型チャネル層（２）上にソース及びドレイン電極
（３）とする例えば金ゲルマニウム／金（ＡｕＧｅ／Ａ
ｕ）ＪＷを蒸着形成する（第２図（ａ）参照）。次いで
、絶縁膜（４）を基板（１）全面に被着しく第２図（ｂ
））、ドライエツチングにより、ソース及びドレイン電
極（３）の側端面に絶縁膜（４）を残し、その間のｎ型
チャネル層（２）を露出させる（第２図（ｃ））。
性ＧａＡｓ基板（１）上に、例えばエピタキシャル成長
方法によってｎ型ＧａＡｓチャネル層（２）を形成し、
このｎ型チャネル層（２）上にソース及びドレイン電極
（３）とする例えば金ゲルマニウム／金（ＡｕＧｅ／Ａ
ｕ）ＪＷを蒸着形成する（第２図（ａ）参照）。次いで
、絶縁膜（４）を基板（１）全面に被着しく第２図（ｂ
））、ドライエツチングにより、ソース及びドレイン電
極（３）の側端面に絶縁膜（４）を残し、その間のｎ型
チャネル層（２）を露出させる（第２図（ｃ））。
そして、ｎ型チャネル層（２）をエツチングしてリセス
（５）を形成する（第２図（ｅ））。
（５）を形成する（第２図（ｅ））。
次いで、ゲート電極を形成するため、例えばＡｌを用い
てゲート電極層（６）を形成する（第２図（ｅ））。
てゲート電極層（６）を形成する（第２図（ｅ））。
ゲート電極を形成するｎ型チャネル層（２）の露出部分
上の凹所部分（７）にレジスト（８）を残しく第２図（
ｆ））、このレジスト（８）をマスクとして、ゲート電
極層（６）をエツチング除去しく第２図（ｇ））、次い
で、このレジスト（８）を除去して（第２図（ｈ））、
ＧａＡｓＭＥＳ ＦＥＴが形成される。
上の凹所部分（７）にレジスト（８）を残しく第２図（
ｆ））、このレジスト（８）をマスクとして、ゲート電
極層（６）をエツチング除去しく第２図（ｇ））、次い
で、このレジスト（８）を除去して（第２図（ｈ））、
ＧａＡｓＭＥＳ ＦＥＴが形成される。
（ハ）発明が解決しようとする課題
ところで、上述したゲート電極としては、い）ソースド
レイン間に再現性良く形成できるこをゲート電極よりや
や広めにすること、（Ｖ）ゲート電極の断面積を大きく
することが望まれる。
レイン間に再現性良く形成できるこをゲート電極よりや
や広めにすること、（Ｖ）ゲート電極の断面積を大きく
することが望まれる。
しかしながら、上述した方法では、細いゲート電極を形
成すること仁は困難であり、ゲート電極をソースよりに
形成することはできない。また、ゲート電極を細く形成
しようとすれば、ソース、及びドレイン電極をなるべく
近づけて形成する必要があり、両側に残った絶縁膜の隙
間をゲートとして使用するため、ゲート長が一定せず、
断線することも多かった。
成すること仁は困難であり、ゲート電極をソースよりに
形成することはできない。また、ゲート電極を細く形成
しようとすれば、ソース、及びドレイン電極をなるべく
近づけて形成する必要があり、両側に残った絶縁膜の隙
間をゲートとして使用するため、ゲート長が一定せず、
断線することも多かった。
（ニ） 課題を解決するための手段
半導体基板上に一対の互いに向い合うオーミック電極を
形成した後、絶縁膜を被覆しこの絶縁膜にエツチングを
施して、前記オーミック電極側壁に絶縁膜を残して、斜
め方向から第１の電極材料層を被着した後、第１の電極
材料層とは角度の異なる第２の電極材料層を被着し、然
る後、第１の電極材料層と同じ角度にてエツチングを施
して、ゲート電極を形成することを特徴とする。
形成した後、絶縁膜を被覆しこの絶縁膜にエツチングを
施して、前記オーミック電極側壁に絶縁膜を残して、斜
め方向から第１の電極材料層を被着した後、第１の電極
材料層とは角度の異なる第２の電極材料層を被着し、然
る後、第１の電極材料層と同じ角度にてエツチングを施
して、ゲート電極を形成することを特徴とする。
（ホ）作 用
本発明法によれば、ゲート電極形成のためにレジストを
形成する必要がない。ゲートの膜厚は、１層目の金属で
、またゲート長は２層目の金属の膜厚によって調整でき
る。従って、ゲート長を小さく形成できる。絶縁膜の膜
厚を調整することで、ゲートのソース側への寄り量を調
整できる。
形成する必要がない。ゲートの膜厚は、１層目の金属で
、またゲート長は２層目の金属の膜厚によって調整でき
る。従って、ゲート長を小さく形成できる。絶縁膜の膜
厚を調整することで、ゲートのソース側への寄り量を調
整できる。
（へ）実施例
以下、本発明の一実施例を第１図に従い説明ノンドープ
の半絶縁性ＧａＡｓ基板（１）トｋｓ〜４ｊｍバッファ
層を形成し、この上に不純物濃度３ Ｘ １０ ”ｃｍ
−”程度膜厚５０００人のｎ型ＧａＡＳチャネル層（２
）をエピタキシャル成長する。このｎ型チャネルＷＪ（
２）上に例えば厚さ８０００人程度程度 ｕ Ｇ ｅ
／ Ｎ ｉ ／ Ａ ｕを蒸着後、エツチングによりパ
ターニングを行い、そして、合金化熱処理を行ってソー
ス及びドしイン電極（３）が形成される（第１図（ａ）
）、ソースとドレイン電極（３）の間は１．５〜２．Ｏ
ｊｍ離れている。
の半絶縁性ＧａＡｓ基板（１）トｋｓ〜４ｊｍバッファ
層を形成し、この上に不純物濃度３ Ｘ １０ ”ｃｍ
−”程度膜厚５０００人のｎ型ＧａＡＳチャネル層（２
）をエピタキシャル成長する。このｎ型チャネルＷＪ（
２）上に例えば厚さ８０００人程度程度 ｕ Ｇ ｅ
／ Ｎ ｉ ／ Ａ ｕを蒸着後、エツチングによりパ
ターニングを行い、そして、合金化熱処理を行ってソー
ス及びドしイン電極（３）が形成される（第１図（ａ）
）、ソースとドレイン電極（３）の間は１．５〜２．Ｏ
ｊｍ離れている。
続いて、プラズマＣＶＤ法等により窒化シリコンなどの
膜厚４０００人の絶縁膜（４）を全面に被着する（第１
図（ｂ））。
膜厚４０００人の絶縁膜（４）を全面に被着する（第１
図（ｂ））。
次いで、例えば反応ガスにＣＨＦｍなどを用いる反応性
イオンエッチ、ング等により、第１図（Ｃ）に示す如く
、ソース及びドレイン電極（３）の側端面は絶縁膜（４
）に被覆詐れ、その間のｎ型チャネル層（２）は露出せ
しめられる。そして、必要ならばｎ型チャネル層（２）
をエツチングしてリセス（５）を形成する（第１図（ｄ
））。リセスのエツチングはＩＮ−酒石酸：過酸化水素
＝１０：１のエッチャントで４０００人掘り込む。
イオンエッチ、ング等により、第１図（Ｃ）に示す如く
、ソース及びドレイン電極（３）の側端面は絶縁膜（４
）に被覆詐れ、その間のｎ型チャネル層（２）は露出せ
しめられる。そして、必要ならばｎ型チャネル層（２）
をエツチングしてリセス（５）を形成する（第１図（ｄ
））。リセスのエツチングはＩＮ−酒石酸：過酸化水素
＝１０：１のエッチャントで４０００人掘り込む。
然る後、第１の電極材料層〈１０）として、ＡＩを斜め
方向から蒸着する。すなわち、基板（１）を所定角度傾
けて、本実施例では７５度の角度で蒸着するように、電
子線蒸着装置で８０００人の厚みの第１の電極材料層（
１０）を形成する（第１図（ｅ））。
方向から蒸着する。すなわち、基板（１）を所定角度傾
けて、本実施例では７５度の角度で蒸着するように、電
子線蒸着装置で８０００人の厚みの第１の電極材料層（
１０）を形成する（第１図（ｅ））。
続いて、第２の電極材料層（１１）として、Ｐｔを垂直
に蒸着して形成する（第１図（ｆ））。
に蒸着して形成する（第１図（ｆ））。
次に、第１の電極材料層（１０）の蒸着角度と同じす
角度の７５度の角度で、しｔニング装置でエツチング（
１２）を行なう（第１図（ｇ））、第１の電極材料層（
１０）と同じ角度でエツチングを行なうので、ゲート電
極〈１５）となる部分以外は、ゲート電極（１５）に比
して膜厚が薄いので、ゲート電極（１５）部分のみ電極
材料層が残って、その他の部分はエツチングにより除去
され、第１図（ｈ）に示すようにゲート長０ 、４１ｍ
、膜厚０ 、８１ｍのゲートが形成できる。
１２）を行なう（第１図（ｇ））、第１の電極材料層（
１０）と同じ角度でエツチングを行なうので、ゲート電
極〈１５）となる部分以外は、ゲート電極（１５）に比
して膜厚が薄いので、ゲート電極（１５）部分のみ電極
材料層が残って、その他の部分はエツチングにより除去
され、第１図（ｈ）に示すようにゲート長０ 、４１ｍ
、膜厚０ 、８１ｍのゲートが形成できる。
このエツチングは、ゲートとなる部分のＰｔのみ残す状
態でミリングを終了し、更に、反応性イオンエツチング
により、ＡＩのエツチングを行なえば良い。
態でミリングを終了し、更に、反応性イオンエツチング
により、ＡＩのエツチングを行なえば良い。
（ト）発明の詳細
な説明したように、本発明によれば、ゲート電極形成の
ためのレジストを形成する必要もなくなり工程が筒車に
なると共に、ゲート長を小さくし、且つ、ゲートのソー
ス側へ寄せて形成することができる。
ためのレジストを形成する必要もなくなり工程が筒車に
なると共に、ゲート長を小さくし、且つ、ゲートのソー
ス側へ寄せて形成することができる。
第１図（ａ）ないしくｈ）は本発明の製造方法を説明す
るための各工程における断面図、第２図（ａ）ないしく
ｈ）は従来の製造方法の各工程における断面図である。 １・・・半導体基板、２・・・チャネル層、３・・・ソ
ース（ドレイン）電極、４・・・絶縁膜、５・・・リセ
ス、１０・・・第１の電極材料層、１１・・・第２の電
極材料１５・・・ゲート電極。
るための各工程における断面図、第２図（ａ）ないしく
ｈ）は従来の製造方法の各工程における断面図である。 １・・・半導体基板、２・・・チャネル層、３・・・ソ
ース（ドレイン）電極、４・・・絶縁膜、５・・・リセ
ス、１０・・・第１の電極材料層、１１・・・第２の電
極材料１５・・・ゲート電極。
Claims (1)
- （１）半導体基板上に一対の互いに向い合うオーミック
電極を形成した後、絶縁膜を被覆して、この絶縁膜にエ
ッチングを施し、前記オーミック電極側壁に絶縁膜を残
して、斜め方向から第１の電極材料層を被着した後、第
１の電極材料層とは角度の異なる第２の電極材料層を被
着し、然る後、第１の電極材料層と同じ角度にてエッチ
ングを施して、ゲート電極を形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19750688A JPH0246739A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19750688A JPH0246739A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246739A true JPH0246739A (ja) | 1990-02-16 |
Family
ID=16375608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19750688A Pending JPH0246739A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246739A (ja) |
-
1988
- 1988-08-08 JP JP19750688A patent/JPH0246739A/ja active Pending
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